一種高速捷變并行調制矢量信號源的FPGA實現*

羅義軍,陸冬冬,李 勤

(武漢大學a.電子信息學院；b.電氣工程學院，武漢　430072)

一種高速捷變并行調制矢量信號源的FPGA實現*

羅義軍**a,陸冬冬a,李 勤b

(武漢大學a.電子信息學院；b.電氣工程學院，武漢430072)

在信號調制過程中,為了縮短載波生成的捷變時間,分析了影響捷變時間的因素。提出了單頻信號的并行合成結構,解決了載波頻率受現場可編程邏輯門陣列(FPGA)時鐘限制的問題。為了解決調制過程中采樣頻率受時鐘約束的問題,給出了矢量信號的正交并行調制結構。通過在FPGA上編寫Veri1og代碼實現了時鐘頻率為160 MHz、采樣率為1.92 GsamP1e/s的并行矢量信號調制,載波頻率為200～300 MHz可變,捷變時間小于35 ns。結果表明,并行載波生成和并行調制的方法在克服系統時鐘約束方面有較強的實用性。

矢量信號源;并行載波生成;高速捷變;并行調制結構;FPGA實現

引用格式:羅義軍，陸冬冬，李勤.一種高速捷變并行調制矢量信號源的FPGA實現[J].電訊技術，2016，56(3)：290-294.[LUO Yijun，LU Dongdong，LI Qin.FPGA imP1ementation of an agi1e Para11e1 modu1ation vector signa1 generator[J].Te1ecommunication Engineering，2016，56(3)：290-294.]

1　引 言

在電子技術領域中，經常要用一些信號作為測量基準信號或輸入信號，也就是信號源。信號源廣泛應用于裝備測試、電子測量、衛星定位、通信[1-3]等領域。電子偵察和雷達系統為了達到捕獲、跟蹤和抗干擾的目的，往往要求信號源具有良好的捷變性能[4-5]。在空間數據和信息傳輸系統和數字視頻廣播系統(Digita1 Video Broadcasting，DVB)中，矢量信號的調制得到了廣泛應用?，F場可編程門陣列(Fie1d Programmab1e Gate Array，FPGA)本身具有高度的靈活性、并行性和運行速度快等優點，使得基于FPGA的信號源能滿足高速捷變和復雜調制等要求。由于FPGA的時鐘頻率有限，串行結構的頻率合成方法生成的載波頻率受到了主時鐘的限制。同時，在調制過程中為了得到足夠的雜波抑制，載波頻率越高，就要求系統有足夠大的采樣率，而采樣率也受到FPGA時鐘頻率的約束，采用并行的結構能有效解決這些問題[6]。

本文分析了單頻信號的并行生成結構和矢量信號的并行調制結構，并給出了具體的實現方法，實現了載波頻率可變、符號速率可變的矢量信號調制。

2　硬件設計

矢量信號源主要由信號調制和D/A轉換兩部分構成，本文中，實現信號調制的FPGA采用A1tera公司的EP2S60F1020I4N。該FPGA提供了豐富的數字信號處理(Digita1 Signa1 Processing，DSP)塊功能和自適應邏輯塊(AdaPtive Logic Modu1e，ALM)，并支持高速串化器，能夠高效地實現一系列信號處理算法。D/A轉換器采用Ti公司的DAC5670。DAC5670是一款具有雙差分輸入端口的14位高速DAC，采樣率高達2 400 MamP1e/s，兩輸入口最大速率為1.2 GsamP1e/s；FPGA時鐘和D/A時鐘由ADF4351時鐘芯片提供，ADF4351是內置壓控振蕩器(Vo1tage Contro11ed Osci11ator，VCO)的寬帶頻率合成器，結合外部環路濾波器和外部基準頻率使用時，可實現小數N分頻或整數N分頻鎖相環(Phase Locked LooP，PLL)頻率合成器，其基波輸出頻率范圍為2 200～4 400 MHz。此外，利用1/2/4/8/16/ 32/64分頻電路，用戶可產生低至35 MHz的輸出頻率。ADF4351產生的時鐘作為DAC5670采樣時鐘。

3　并行調制結構

矢量信號包括PSK、QAM等，這里以PSK為例進行分析。并行調制結構主體上與串行調制結構[7-8]一樣，包括符號映射、濾波、載波生成、上變頻，如圖1所示，但在具體實現上有所區別。并行結構的濾波采用基于多項分解[9-10]的并行濾波形式，載波生成采用并行生成方式，上變頻部分也是并行結構。除此之外，上變頻之后的多路數據還需要進行比特重排、高速串化，最后送到D/A轉換器。

圖1　并行調制結構Fig.1 Para11e1 modu1ation structure

4　并行載波生成

4.1捷變時間的考慮

捷變時間是指從一個頻率點的穩定狀態變化至另一個頻率點的穩定狀態需要的時間，它包括處理器的操作時間加上D/A的轉換時間。

A1tera公司開發的Quartus軟件提供數控振蕩器(Numerica11y Contro11ed Osci11ator，NCO)模塊，可以根據輸入的頻率控制字生成對應頻率的正余弦波。經測量，NCO模塊內部延時較大，我們采用如圖2所示的相位累加器加ROM表查詢的結構，只需要兩個時鐘周期，縮短了FPGA處理時間，從而減小了捷變時間。如果FPGA的時鐘為160 MHz，那么在這樣的結構中FPGA消耗的時間為12.5 ns。

圖2　NCO簡化結構Fig.2 SimP1ified structure of NCO

為了滿足信號發生器高速捷變的要求，需選用處理時間盡可能短的芯片。DAC5670輸出傳播延時為7TDACCLK+1.5 ns，TDACCLK為工作時鐘周期。當工作在1.92 GHz的頻率下時，其輸出傳播延時約為5.15 ns。

4.2并行生成結構

單頻信號的并行生成結構是采用同一頻率不同相位的地址并行訪問多個ROM波表的方法，將得到的并行多路數據經串化器串化后生成串行的高頻率單頻信號。假設要產生的載波頻率為fc，FPGA的時鐘頻率為fs，NCO的位數為N，采用的并行結構為l路，fc/l對應的頻率控制字為fcw，那么fcw=2N. fc/(l.fs)，令fcw0=fcw，fcw1=2fcw，fcw2=3fcw，…，fcw(l-1)=lfcw。用一個累加器對fcw(l-1)進行累加，將累加器輸出的結果與fcw0，fcw1，…，fcw(l-1)相加之后分別查詢ROM表，這樣就得到了頻率相同、相位間隔相等的各路正余弦波。下面給出fc=250 MHz、fs= 160 MHz、l=12時的FPGA實現結構，如圖3所示。

圖3　并行載波的FPGA實現結構Fig.3 Para11e1 structure of carrier imP1emented on FPGA

5　并行濾波的實現

升采樣濾波結構如圖4所示，假設輸入序列x(n)為x(0)，x(1)，x(2)，…，x(n-1)，x(n)上抽倍數I=2，則x'(n)為

圖4　升采樣濾波結構Fig.4 UPsamP1ing and fi1tering structure

假設濾波器的系數h(n)為h(0)，h(1)，h(2)，…，h(2m-1)，其中m為整數，那么可以將濾波器的系數等距離分為兩組，每組m個數，偶數組系數為heven(n)，奇數組系數為hodd(n)，設濾波器的輸出為y(n)，那么，

依據等式(3)和等式(4)，圖4的上采樣濾波結構可以用圖5結構替代。

圖5　2倍上采樣并行濾波結構Fig.5 Doub1e-uPsamP1ing and Para11e1 fi1tering structure

圖5所示結構為上采樣倍數為2時的并行濾波結構，不失一般性，當上采樣倍數為I時，亦可以可以采用類似的結構。

當符號速率較低而采樣速率較高時，如果采用單級濾波形式，為了得到較大的諧波抑制，就要求濾波器具有非常高的階數和非常窄的過渡帶，采用多級濾波結構可以降低對濾波器的要求。同樣地，多級上采樣濾波也可以用這種并行濾波的結構代替，如圖6所示。

圖6　級聯的并行濾波結構Fig.6 Cascaded Para11e1 fi1tering structure

假設將x(n)6倍上采樣串行濾波之后得到的序列為y(n)，這里得到的y0(n)、y1(n)、y2(n)、y3(n)、y4(n)、y5(n)即為將y(n)等間隔分為6組之后的各個序列。圖6中h1、h2的濾波結構與圖5的結構類似。

5　并行上變頻的實現

原始序列經濾波之后得到12路并行數據，每路數據的數據速率是160 MsamP1e/s，這樣就得到了等效采樣速率為1.92 GsamP1e/s的數據。并行載波生成模塊輸出數據也是12路，每路數據都是采樣速率為160 MsamP1e/s、頻率為250 MHz的正、余弦波，這樣也就得到了等效采樣速率為1.92 GsamP1e/s的250 MHz的載波。并行的數據序列和載波在數字混頻模塊中進行上變頻，數字混頻模塊的12路實現結構如圖7所示。

圖7　并行上變頻實現結構Fig.7 ImP1ementation structure of Para11e1 uPconvertion

經混頻之后的數據本質上是串行的數據與串行的載波混頻之后將得到的序列按照固定的間距抽取出來的多路數據。假設混頻之后的串行序列IF(n)

并行生成的數據經過比特重排和高速串化之后就可以送到D/A進行數模轉換了，D/A輸出的數據再送到模擬帶通濾波器進行濾波，就得到了理想的調制信號。

6　測量結果

在實際應用中，FPGA的工作時鐘為160 MHz，DAC5670的采樣時鐘為1.92 GsamP1e/s。用并行載波生成算法生成的250 MHz載波頻譜如圖8所示，從圖中可以看出，250 MHz單點頻信號相對于雜波抑制約為68 dB。經測量，單頻信號在200～300 MHz的捷變時間小于35 ns，如圖9所示。用相噪儀測試單點頻信號的相噪，輸出單點頻信號頻率為250 MHz，在距離中心頻率1 kHz處相噪為-140 dB/Hz。

圖8　250 MHz單點頻信號的頻譜Fig.8 SPectrum of 250 MHz sine wave

圖9　捷變時間測量圖Fig.9 Frequency shifting time measurement diagram

對于矢量調制信號，我們以8PSK信號為例，圖10給出了符號速率為10 Mb/s、載波頻率為250 MHz的8PSK信號的頻譜圖。從圖中可以看出，8PSK調制信號的雜波抑制約為50 dB，信號帶寬為符號速率的2倍。

圖10　符號速率10 Mb/s時8PSK頻譜Fig.10 SPectrum of 8PSK signa1 with the symbo1 rate of 10 Mb/s

7　結束語

本文提出的矢量信號的并行調制結構能夠很好地解決在FPGA中載波生成頻率和處理速度受時鐘頻率限制的問題。FPGA本身具有的高速性使得高速捷變實現起來比較容易；另外，FPGA本身具有的并行性也使得并行調制結構實現起來非常簡單。并行思想是以面積換速度的思想，因此，相對于串行結構消耗更多的資源。值得一提的是，如果采用8路并行結構，時鐘頻率提高到240 MHz，采樣頻率為1.92 GsamP1e/s不變，這樣可以將捷變時間減小8～10 ns，FPGA消耗的資源也將減少13%左右。本文給出的方案和方法在信號源的設計中具有較強的實用價值。

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羅義軍(1974—)，男，湖北天門人，2003年獲博士學位，現為副教授，主要研究方向為無線通信與高速數據傳輸；

LUO Yijun was born in Tianmen，Hubei Province，in 1974.He received his Ph.D.degree in 2003.He is now an associate Professor.His research concerns wire1ess communication and high sPeed data transmission.

Emai1：1yj@whu.edu.cn

陸冬冬(1990—)，男，湖北荊州人，碩士研究生，主要研究方向為無線通信與信號識別；

LU Dongdong was born in Jingzhou，Hubei Province，in 1990.He is now a graduate student.His research concerns wire-1ess communication and signa1 identification.

Emai1：1dd2013@whu.edu.cn

李 勤(1979—)，男，廣西南寧人，博士研究生，主要研究方向為電氣自動化。

LI Qin was born in Nanning，Guangxi Zhuangzu Autonomons Region，in 1979.He is current1y working toward the Ph.D. degree.His research concerns e1ectrica1 automation.

Emai1：zhang1m13@sina.com

FPGA Implementation of an Agile Parallel Modulation Vector Signal Generator

LUO Yijuna，LU Dongdonga，LI Qinb
(a.DePartment of E1ectronic Information；b.Schoo1 of E1ectrica1 Engineering，Wuhan Unversity，Wuhan 430072，China)

In order to save the frequency shifting time(FST)of carrier in modu1ation，critica1 factors of FST are ana1yzed in this PaPer.A Para11e1 structure of sinusoida1 signa1 synthsis is ProPosed to so1ve the Prob1em that the maximum frequency is 1imited by fie1d Programmab1e gate array(FPGA)c1ock.A nove1 structure is Provided in the quadrature modu1ation of vector signa1 to so1ve the Prob1em that the samP1e time is 1imited by FPGA c1ock.By writing Veri1og code，the vector signa1 modu1ation in Para11e1 structure is imP1emented on FPGA，of which the working c1ock is 160 MHz and the samP1e rate is 1.92 GsamP1e/s，the carrier's frequency is variab1e from 200～300 MHz，and the FST is 1ess than 35 ns.It is Proved that the Para11e1 structure in carrier generation and the Para11e1 structure in modu1ation are Practica1 ways to overcome the restriction of FPGA c1ock.

vector signa1 source；Para11e1 frequency generation；agi1e frequency shifting；Para11e1 modu1ation structure；FPGA imP1ementation

TN911.72

A

1001-893X(2016)03-0290-05

10.3969/j.issn.1001-893x.2016.03.010

2015-07-27;

2015-10-08 Received date:2015-07-27;Revised date:2015-10-08

**通信作者:1yj@whu.edu.cn Corresponding author:1yj@whu.edu.cn