掃描SAR成像中SPECAN算法的FPGA實現*

柯 磊,龐 龍

(1.攀枝花學院交通與汽車工程學院，四川攀枝花　617000；2.中國傳媒大學信息工程學院，北京　100024)

掃描SAR成像中SPECAN算法的FPGA實現*

柯 磊**1,龐 龍2

(1.攀枝花學院交通與汽車工程學院，四川攀枝花617000；2.中國傳媒大學信息工程學院，北京100024)

為滿足掃描成像合成孔徑雷達(SAR)系統小型化和低功耗的迫切需求,給出一種頻譜分析(SPECAN)算法的現場可編程邏輯門陣列(FPGA)實現,整個成像流程被劃分為多個時分的階段并分配到可復用的運算單元和控制邏輯中,并且提出一種基于FPGA的優化處理結構,將所有的信號處理功能集成在單片FPGA中。在實驗與驗證部分,通過FPGA處理結果與MATLAB運算結果的對比,以及實際成像試驗結果表明了設計正確性和結構的工程實用性,適用于機場跑道、汽車高速公路的檢測和定位。

掃描合成孔徑雷達;頻譜分析算法;FPGA實現

引用格式:柯磊，龐龍.掃描SAR成像中SPECAN算法的FPGA實現[J].電訊技術，2016，56(3)：319-323.[KE Lei，PANG Long.FPGA imP1ementation of SPECAN a1gorithm in ScanSAR imaging[J].Te1ecommunication Engineering，2016，56(3)：319-323.]

1　引 言

掃描合成孔徑雷達(Scan Synthetic APerture Radar，ScanSAR)的寬測繪帶能力是通過對各掃描波束形成的子帶圖像進行距離向拼接實現的，廣泛應用于自然災害評估、海洋氣候預測等場合[1-2]。頻譜分析(SPectra1 Ana1ysis，SPECAN)算法廣泛應用于ScanSAR成像中，與其他成像算法如距離多普勒(Range-DoPP1er，RD)算法和線性調頻變標(ChirP Sca1ing，CS)算法相比，具有處理流程簡化并易于工程實現的優點。

SPECAN算法的實時處理非常具有挑戰性，因為整個處理流程牽扯到高實時性要求的運算任務、復雜的控制和調度邏輯。SAR實時信號處理系統可以使用多片信號處理器(Digita1 Signa1 Processor，DSP)作為工程實現的硬件平臺[3-5]，但DSP時序控制能力較弱，過高的功耗會給系統可靠性帶來嚴重威脅。相比之下，現場可編程邏輯門陣列(Fie1d Programmab1e Gate Array，FPGA)具有更低的功耗和更強大的實時處理能力，并且隨著片上系統(System on ChiP，SoC)技術的發展，FPGA的成本與開發難度也在不斷降低，使得FPGA不斷地取代DSP成為雷達系統平臺的首選平臺[6-8]，從而滿足系統小型化和低功耗的需求。

本文基于對運算模塊和控制邏輯的可重配置與復用的設計原則，提出一種優化的SPECAN算法的實現結構，并且針對掃描SAR的應用實例，將整個信號處理流程成功的在單片FPGA中進行實現。最終的試驗結果表明了整個掃描SAR系統的正確性，并且驗證了提出的結構的工程適用性。

2　SPECAN算法處理流程

SPECAN算法由對線性調頻信號的拉伸處理發展而來的，通過在方位向使用快速傅里葉變換(Fast Fourier Transform，FFT)和去斜處理來進行頻譜分析。典型的信號處理流程如圖1所示，獲得高分辨率圖像需要經過以下步驟：一是距離維數字脈沖壓縮；二是多普勒中心頻率估計；三是距離徙動校正；四是多普勒斜率估計；五是方位向去斜和FFT處理；六是圖像幾何拼接處理。

圖1　SPECAN算法的信號處理流程Fig.1 The signa1 Processing f1ow of SPECAN a1gorithm

在SAR成像系統中，線性頻率調制(Linear Frequency Modu1ation，LFM)信號通常作為發射信號，因此SPECAN算法通過數字脈沖壓縮獲得距離高分辨率。在工程實現中，數字脈沖壓縮通常在頻域中實現，包括FFT、與參考因子的復乘和FFT逆變換(Inverse FFT，IFFT)處理。

由于雷達目標平臺運動的多普勒效應，需要進行距離徙動校正，在頻域中通過與相位因子的復乘來完成。因此，構建相位因子需要在方位向通過自相關的方法精確估算多普勒中心頻率。然后，基于對比度最大化的自聚焦方法來進行多普勒斜率的估計以獲得最精確的多普勒調頻率fdr，從而保證最終的成像質量。徙動校正的輸出通過與校正因子(由多普勒中心頻率fdc、fdr和其他因子構成)的復乘即可完成去斜處理，再通過FFT處理就可以獲得目標的斜距圖像。最終，通過幾何校正生成地距圖像，并量化成灰度圖輸出。

通過上述分析可以看出，在方位向處理中，RD算法完成脈沖壓縮需要進行FFT與IFFT處理，CS算法需要完成FFT、fdr估計(需要完成FFT處理)和IFFT，SPECAN算法相比RD和CS算法在運算上具有更高的效率，因為在方位向上僅需進行一次FFT處理。SPECAN算法可以劃分為若干時分處理階段，從硬件實現的角度來看，該算法的另一個特點是乘法器、FFT/IFFT處理器、三角函數運算器等運算單元在不同的處理階段會多次被使用，這些特征使得邏輯運算資源在不同處理階段的復用和重配置成為可能。

3　硬件平臺設計

3.1設計考慮

在本斜視掃描SAR成像應用中，輸入信號和處理系統的參數如表1所示。

表1　掃描SAR應用的具體參數Tab.1 The sPecific Parameters for ScanSAR aPP1ication

當使用FPGA進行SPECAN算法實現時，需要注意以下設計細節。

(1)邏輯運算資源的復用

基于上節中對SPECAN算法的分析，其處理流程可以分為若干時分階段，因此相同的邏輯資源能夠在不同的處理階段進行復用，從而能夠最大限度地減少資源消耗，提高系統的可靠性。數字脈沖壓縮和距離徙動校正處理均可以分解為三個步驟，即FFT、復乘運算和IFFT。同時，fdr估計和去斜處理主要通過FFT進行功能實現。因此，FFT處理器和復數乘法器等運算模塊可進行重配置，從而節約FPGA芯片中的運算資源。

(2)邏輯控制的靈活性

通過對各處理階段數據流水線的進一步分析，控制邏輯的設計靈活性將會在很大程度上影響系統性能。在設計中，控制邏輯主要負責兩種功能：一是SPECAN算法中對進行到相應的處理階段進行控制；二是各處理階段中對數據交換和流水線的控制。

(3)數據輸入/輸出接口及存儲

對于本掃描SAR的系統參數而言，輸入數據量為32 MB(4 096×1 024×8 B)，但是FPGA中的片上存儲總量難以滿足需求，因此必須采用片外存儲器進行臨時數據存儲。系統采用異步動態隨機存儲器(SynchronousDynamicRandomAccessMemory，SDRAM)，存儲容量和速度均能滿足設計需求。由于掃描SAR成像處理具有極高的數據速率，因此選用具有2 GB/s速率的周邊元件擴展接口(PeriPhera1 ComPonent Interconnect ExPress，PCIe)完成FPGA和主機之間的數據通信。

3.2硬件實現平臺

本硬件平臺采用Xi1inx公司的Virtex5和Virtex6系列的FPGA產品進行算法的實現，具體硬件框圖如圖2所示。

圖2　硬件實現平臺框圖Fig.2 The b1ock diagram of hardware imP1ementation P1atform

整個系統平臺使用兩片Virtex6系列FPGA作為核心處理單元，其中所有SPECAN算法均在FPGA-A中進行實現，而FPGA-B作為備用處理單元便于系統擴展和升級?；谏鲜鲇布脚_，原始回波信號數據通過PCIe接口傳輸至FPGA，最終的處理結果同樣通過PCIe接口上傳至上位機并以十六進制文件進行存儲。外部存儲器通過具有64位數據線和204引腳的小型雙面引腳內存(Sma11 Out1ine Dua1 In-Line Memory Modu1e，SODIMM)接口進行連接，主要用于各處理階段之間的數據臨時緩存。

3.3片上實現結構

基于上述分析設計的SPECAN算法優化片上實現結構如圖3所示，所有的邏輯均集成并實現于單片目標FPGA中，并且虛線框中的運算模塊在各處理階段中都會被復用。

圖3　SPECAN算法的優化實現結構Fig.3 The oPtimized imP1ementation structure for SPECAN a1gorithm

下面介紹上述結構中主要的邏輯模塊及其功能。

(1)PCIe控制模塊PCIe_ctr1

該模塊式PCIe連接的功能及時序控制邏輯，為成像系統和上位機之間的數據傳輸提供高速與穩定的數據接口。

(2)數據矩陣控制Matrix_ctr1及存儲器控制模塊RAM_ctr1

為實現高速數據率和矩陣轉置，使用存儲器接口產生器(Memory Interface Generator，MIG)知識產權(Inte11ectua1 ProPerty，IP)核來提供外部存儲器和FPGA內部數據轉置模塊的物理連接和膠合邏輯，矩陣轉置模塊主要負責兩個功能，基于數據地址映射的矩陣轉置及輸入輸出數據流的控制。同時，在FPGA內部采用兩塊獨立RAM進行數據乒乓存儲，而存儲器控制模塊則用于組織不同處理階段中的時序和數據地址映射。

(3)全局控制模塊G1oba1_ctr1

全局控制模塊本質上是SPECAN算法的狀態機描述，根據數據矩陣、存儲器控制模塊及數學運算模塊的輸出反饋，狀態機的當前狀態會發生改變，并且改變后的狀態會立即返回到上述模塊，從而使系統進行相應的處理階段。

(4)數學運算模塊Math_ctr1

作為全局控制模塊的解碼邏輯，該模塊主要用于指示當前的處理階段(fdc估計，距離徙動校正或其他處理階段)，根據全局控制模塊狀態機的當前狀態，相應的模塊例如dPc_ctr1、fdc_ctr1、RCMC_ctr1等模塊會被激活，這些模塊會詳細描述數字脈沖壓縮，fdc估計和距離徙動校正的數據處理流水線。最后，該模塊會產生對應的數據地址總線及使能時序信號，通過數據路徑的復用，提供數學運算模塊與某個流水線控制模塊的邏輯連接。

(5)可復用運算模塊

運算模塊包括兩個FFT處理器，在不同處理階段可以配置成可變長度的FFT和IFFT處理，CORDIC運算器用于進行三角運算，例如正弦、余弦、反正切等運算，最后還有一些加法器、乘法器和除法器等。例如，如果FSM當前的狀態為數字脈沖壓縮，這些運算模塊會組合起來完成dPcˉctr1模塊中的數據流水線操作?？梢?，通過運算模塊和控制邏輯的復用，使得系統的資源消耗大幅降低。圖3所示的結構已經在Virtex6系列FPGA中成功實現，資源使用情況會在下節列出。

4　實現與驗證

為評估FPGA處理的性能，自主開發的評估軟件會將FPGA處理結果與MATLAB處理結果進行對比。采用無噪聲背景中點目標回波作為系統驗證的回波信號，FPGA與MATLAB的處理結果如表2所示?？梢?，FPGA處理結果非常精確，兩者結果的微小差別是由于FPGA采用單精度浮點的有限字長效應所引起的。

表2　掃描SAR信號處理機結果評估Tab.2 The outcome eva1uation for ScanSAR signa1 Processor

在設計中，外部DDR存儲器和FPGA的時鐘速率分別為400 MHz和200 MHz，最終目標FPGA的資源消耗情況如表3所示。

表3　目標FPGA的資源使用統計Tab.3 The resource uti1ization of target FPGA

采用某次飛行試驗中數據采集器獲取的機場跑道回波信號作為數據源進行算法實現的測試，處理所得的斜距圖像經過轉換后所得距圖像如圖4所示。圖像范圍為1.5 km×1.5 km，距離向和方位向的分辨率均為5 m。

圖4　某機場跑道的成像結果Fig.4 The imaging resu1t of an airPort runway

5　結束語

FPGA提供的運算資源和邏輯單元使得在單芯片中能夠實現ScanSAR成像功能，通過于對SPECAN算法的分析和功能分解，提出了一種針對ScanSAR成像應用背景下基于FPGA的硬件處理架構，并將SPECAN算法所有的功能模塊均在單片FPGA中集成實現。隨著FPGA邏輯資源規模的不斷增長以及器件功耗的降低，使得FPGA能夠滿足雷達系統小型化和低功耗的迫切需求。然后，通過關鍵技術指標的FPGA平臺處理結果與MATLAB處理結果進行對比驗證了SPECAN算法實現結果的精確性。最后，飛行試驗的成像結果證明了FPGA內部硬件實現架構的正確性和優異的工程實用性，今后FPGA在現代雷達系統工程實現中將會發揮日益重要的作用。

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柯 磊(1977—)，男，四川富順人，2009年于四川大學測控技術及儀器專業獲工學碩士學位，現為講師，主要從事測控技術與汽車電子方面的研究；

KE Lei was born in Fushun，Sichuan Province，in 1977.He received the M.S.degree from Sichuan University in 2009.He is now a 1ecturer.His research concerns measurement and contro1 techno1-ogy and automotive e1ectronics.

Emai1：ke1ei1214@163.com

龐 龍(1982—)，男，安徽淮北人，2010年于北京理工大學獲信號與信息處理專業博士學位，現為講師，主要從事雷達信號處理與系統開發方面的研究。

PANG Long was born in Huaibei，Anhui Province，in 1982. He received the Ph.D.degree from Beijing Institute of Techno1-ogy in 2010.He is now a 1ecturer.His research concerns radar signa1 Processing and system imP1ementation.

FPGA Implementation of SPECAN Algorithm in ScanSAR Imaging

KE Lei1，PANG Long2
(1.Schoo1 of TransPortation and Automobi1e Engineering，Panzhihua University，Panzhihua 617000，China；2.Schoo1 of Information Engineering，Communication University of China，Beijing 100024，China)

In order to satisfy the urgent requirements of system miniaturization and 1ow Power consumPtion for scan synthetic aPerture radar(ScanSAR)，fie1d Programmab1e gate array(FPGA)imP1ementation of sPectra1 ana1ysis(SPECAN)a1gorithm for ScanSAR imaging is given in this PaPer.The who1e imaging Processing f1ow is divided into severa1 time-division stages and maPPed to reusab1e ca1cu1ation modu1es and contro1 1ogics.An oPtimized Processing structure is ProPosed to integrate a11 the signa1 Processing Procedures into sing1e FPGA.In the verification Part，comParison between FPGA-based Processing resu1ts and MATLAB-based off-1ine Processing and the fie1d exPerimenta1 resu1ts indicates the va1idity of the design and engineering aPP1icabi1ity of the ProPosed system structure.And it is suitab1e for detection and Positioning of runway of airPort and motorway.

ScanSAR；sPectra1 ana1ysis a1gorithm；FPGA imP1ementation

TN957.5

A

1001-893X(2016)03-0319-05

10.3969/j.issn.1001-893x.2016.03.015

2015-07-02;

2015-11-02 Received date:2015-07-02;Revised date:2015-11-02

**通信作者:ke1ei1214@163.com Corresponding author:ke1ei1214@163.com