2nm時代這么快就來了？

李實

IBM的2nm：水分似乎加多了一點

IBM的2nm新聞是通過IBM的官網新聞予以公布的，整個新聞對IBM2nm的相關技術介紹是非常模糊的，一些關鍵性的數據比如新工藝的單位面積晶體管密度、電壓、CPP、M PP等數據均語焉不詳。更具體一些來看的話，IBM在新聞中宣稱，新的2nm工藝相比目前最先進的7nm工藝，將實現同等功耗下45%的性能提升或者同等性能下75%的功耗降低，此外，I B M在新聞稿中宣稱自己的2n m工藝能夠在指甲蓋大小的芯片上容納500億個晶體管，是業界首創的全新技術。

先來看看I B M給出的數據。我們知道，7n m工藝后是5n m，再之后是3n m、然后是2n m。所謂的全代工藝，是指上一代工藝的對角線尺寸是新一代工藝的2倍，對應到工藝數據上來的話，那就是1.414倍，因此我們才看到14、10、7、5、3、2這樣接近1.414比例的等比數列。所以，IBM的2n m工藝從業內對工藝命名的規則來看，是7nm之后的第三代。

接下來看看性能，前文說過，IBM的2nm工藝相比現在最好的7nm工藝帶來了45%的性能提升和75%的功耗降低。這個進步幅度怎么樣呢？我們采用臺積電每一代進步的數據進行比較。目前已經公布的數據來看，臺積電的5nm工藝相比自己的7n m工藝，帶來了大約15%的性能提升和30%的功耗降低，5nm增強版相比5n m又可以帶來7%和15%的增幅。7nm工藝方面，相比10nm工藝，初代帶來了大約20%的速度提升或者40%的功耗降低，增強版這兩個數據則是7%和10%。

從這個數據來看，隔代工藝的性能提升大約是20%，功耗降低大約是40%。換句話來說，在理想狀態下，如果以臺積電的7nm的性能和功耗為1的話，那么臺積電的5n m應該是1.2和0.6;3nm應該是1.4和0.3;2nm應該來到了1.68和0.18—在這里我們估計的數據顯示，未來的2nm工藝相比現在的7nm工藝，其性能應該提升大約68%，功耗降低大約82%，這顯然比IBM的數據高了不少。

我們繼續來看其他的參數，部分媒體在隨后聯系了IBM，要求IBM給出“指甲蓋”的尺寸，IBM回復，他們的“指甲蓋”尺寸為150平方毫米，這樣一來，IBM的新聞中的數據就具體為“在150平方毫米的尺寸上容納500億晶體管”，折算一下晶體管密度大約為333.33MTr每平方毫米。除此之外，IBM還給出了CPP數據為44n m，結合之前三星和臺積電的相關數據，再加上一些推測的數據，大概可以得出如表1的數據。

需要注意的是，這里的數據存在諸多假設。比如為了達到最大密度，假設所有廠商都采用單擴散中斷也就是SDB。另外，考慮到IBM公布了橫截面尺寸，且沒有在IBM公布的過程中發現埋入式電源導軌也就是BPR，一般來說，需要B P R才能降低軌道高度至5.0，因此這里假設軌道高度為6.0（Tra c k s）。在最小金屬間距方面，為了達到333M Tr每平方毫米，IBM給出的相關參數顯示最小金屬間距不高于18n m，這個數據存在很大的挑戰性，必須使用多層EUV圖案才能實現，因此這個數據暫時存疑。根據這些合理推測來看，I BM在采用了環繞柵極技術后，相比目前的7nm工藝，實現了非常顯著的進步。不過，IBM目前公布的工藝密度僅為333M Tr每平方毫米，并且在性能、功耗等參數上表現還存在優化的空間，因此這個2nm工藝可能存在一定的水分。對比臺積電的3nm，IBM的2nm在關鍵參數上與其基本相同。時間方面，臺積電的3nm工藝即將在2021年下半年開啟風險試產，IBM則沒有給出有關2nm技術的上市時間，考慮到IBM已經開始小規模試產，想必最終進入可商業化的狀態也不會太遠了。

驗證GAA技術：環繞柵極終于走向前臺

如果說IBM發布的2nm工藝存在一定水分的話，那么本次IBM展示的終于可以實用化的G A A技術則可謂半導體工藝上的一大突破。

回顧半導體工藝的發展，在22nm之前，所有廠商都只生產平面型晶體管，這類產品的源極和漏極和半導體基底材料位于一個平面上，柵極位于其上，控制電流在源極和漏極之間的導通，柵極是如此的重要，以至于早期表征半導體工藝制程的數據是柵極的長度。隨著工藝進一步縮小，越來越小的柵極和擴散層的存在使得源極和漏極之間存在漏電的可能性，因此22nm工藝上英特爾啟用了鰭片式源極和漏極，將原本“扁平”的源極和漏極“站立”起來，成為鰭狀物，這使得柵極對源極和漏極之間的通道控制長度大幅度提升，從原來單一的源極和通道接觸的長度大幅度增加至除了長度外，還加入了2個高度，這是FinFET也就是鰭狀晶體管的由來。

不過隨著工藝進一步縮小，FinFET技術逐漸出現了很多難以解決的問題，其中最主要的問題就是寄生電容，由于柵極和柵極之間的距離不斷縮小，因此柵極和柵極、柵極和通道、柵極和金屬電極之間都存在寄生電容，源極和漏極之間又存在寄生電阻，這使得FinFET技術難以在更小的尺度上發揮作用。因此，在5nm以下，廠商需要盡快轉向全新的技術，這個技術就是GAA。

GAA的全稱是Gate-All-Around，也就是全環繞柵極。GAA技術的特點是源極、漏極和通道不再和基底直接接觸，而是以片或者線的形式“插入”柵極，并接受柵極的控制。在采用了GAA技術后，柵極對源極和漏極之間的所有通道都實現了控制，并且一個晶體管可以擁有多個由源極、通道和漏極組成，更微小的片狀物，這進一步降低了對應的寄生電容，更顯著地提高了接觸面積。在使用GAA技術之后，半導體制造工藝又可以繼續延續2～3代節點，比如從3nm開始計算的話，在1nm時代依舊可以使用GAA技術，繼續往下衍生的話，可能會考慮其他的技術類型了。

有關GAA技術，之前三星在2019年7月份就宣布自己將使用GAA技術制造3nm工藝的產品，當時三星的數據顯示新的3nm GAA（或者被稱為MBCFET）晶體管最多可以帶來50%的功耗節省、45%的面積減少和30%的性能改進。不過三星在早期試產中公布的3nm GAA的密度僅為180MTr每平方毫米，這個數據甚至遠小于采用FinFET技術的臺積電3nm工藝，因此業內對GAA技術在產品端的具體實現產生了一些憂慮。

這一次IBM的2nm工藝發布在很大程度上打消了人們的憂慮，并且IBM直接公布了采用GAA技術的晶圓照片、芯片照片和芯片微觀照片，人們可以清晰地看到GAA技術構筑的柵極，穿插了3個納米片形態的源極和漏極，整個柵極高度為75nm、長度12nm、寬度44n m，納米片的寬度為40nm，納米片僅為5nm厚，整體工藝相當先進且成形完美。IBM宣稱，自己在前端采用了EUV技術生產，并且納米片層疊構筑在氧化物層也就是氧化硅層之上，納米片的寬度可以在15nm到70nm之間調整，這個設計可以對各個區域的電路特性予以調節，比如需要高頻率和低功耗的部分可以采用不同的納米片設計方案等?？梢哉f，IBM本次公布的工藝在成熟程度上相比三星GAA工藝要向前大大推進了一步。

展望未來：真2n m時代，IBM、三星和臺積電的比較

除了3nm時代不同企業發布的數據外，在2nm時代，也有一些資料或者信息可以用于展望整個產業的發展情況。ICknowledge LCC根據目前的情況進行了一些推斷，從而制作出在全面采用GAA技術之后，臺積電、三星和IBM三家廠商的工藝情況對比。

從IMEC公布的未來半導體工藝技術推測表（表2）中可以看出，在2n m時代，臺積電和三星可能將使用HNS（FS）技術來實現。所謂HNS（FS），也可以稱為forksheet FET，在這種工藝下nFET和pFET將集成在同一種結構中并通過介電壁區分。相比之下，基于全能柵極FE T技術制造的FinFET或者HNS（GAA）產品的nFET和pFET是不同的，新的技術將進一步縮小晶體管的尺寸，比如CPP和金屬間距等，從而進一步提高單位面積的晶體管密度。因此，在表2中，三星和臺積電的2n m工藝的軌道高度進一步縮減至4.33。

在三星和臺積電的2nm工藝推出后，可以看到目前的估計是三星2n m工藝的密度略低于IBM，而臺積電的2nm工藝密度將遠高于IBM的產品。當然，在產品尚未正式發布之前，還存在著很多的變數。

IBM：無晶圓廠的業內領導者，意欲何為？

IBM早已出售了自己旗下的晶圓廠，自己的芯片都交由第三方企業代工，那么IBM此時公布自己在半導體工藝上的進展意欲何為呢？

其中一個猜測就是IBM可能借助此次公布，向業界昭示自己在半導體工藝制程上依舊有深厚的研究能力和充足的技術儲備，并且吸引業內有興趣的企業比如三星購買自己在半導體制造上的知識產權授權。

另一個猜測則是IBM可能借此樹立自己在半導體制造工藝技術方面的專利壁壘。畢竟IBM樹大根深，之前在SOI、Fin FET等關鍵技術上都有專利在手，這一次GAA技術上市，IBM可以通過展示自己強大的研發實力和良好的技術進展，進一步搶先布局專利搶占先機，并在市場上進一步強化自己在技術和研發方面的地位?？偟膩砜?，IBM的2nm工藝是一次不錯的技術秀，有關IBM是不是達到了2nm的水準，估計到最后也沒有人深究。畢竟，自從進入FinFET時代后，有關半導體制程的工藝命名已經越來越離譜了，工藝代次幾乎已經不能代表其具體的性能了。那么未來業內會就這個問題達成一定的協議采用統一的標準，還是繼續目前這樣混亂的狀態呢？可能根本就沒人在乎這件事。