SiC MOSFET 有源驅動電路關斷軌跡優化方法

陳月清 ， 郭希錚 ， 部旭聰 ， 郝瑞祥 ， 游小杰，2

（1.北京交通大學 電氣工程學院，北京 100044；2.軌道交通安全協同創新中心，北京 100044）

SiC MOSFET 具有高開關速度、低導通損耗和高熱導率等優點，已廣泛應用于軌道交通、光伏發電、新能源汽車與充電樁等中大功率場合［1］.然而，SiC MOSFET 的快速開關特性使其在開關暫態過程中更易受功率回路的寄生參數影響，過高的漏源極電壓變化率dvds/dt和漏極電流變化率did/dt帶來了開關瞬態電壓電流的振蕩和電磁干擾（Electromagnetic Interference，EMI）問題［2］.

優化PCB 布局和功率回路寄生參數，增加RC緩沖電路、驅動電阻或柵源電容等方法可以改善SiC MOSFET 的關斷性能.但是抑制EMI 的效果有限，同時會顯著增加開關損耗、降低變換器功率密度［3］.

目前，利用有源驅動電路（Active Gate Driver，AGD）改善SiC MOSFET 開關特性受到廣泛關注，其基本思想是：將開關暫態細分為多個子階段，并為特殊子階段選擇不同的驅動電阻、驅動電流或驅動電壓，增加額外自由度來動態控制SiC MOSFET 開關過程的電壓電流變化率. 例如，文獻［3-4］指出，驅動電阻、驅動電壓等驅動參數固定的AGD 電路的適用性較差，難以確保SiC MOSFET 工作于電氣應力與損耗的優化折衷點.文獻［5］通過多級電阻并聯，并在不同階段設定相應優化目標，選擇對應的驅動電阻值.文獻［6］采用63 對PMOS-NMOS 實現驅動電流的高分辨率控制，并采用粒子群優化算法（Particle Swarm Optimization，PSO），尋求優化驅動參數配置，但所提方法的驅動電路過于復雜，降低了系統可靠性.文獻［7］通過調節驅動電壓的切換時間來實現電氣應力與損耗的優化折衷，但受限于功率放大模塊的拓撲，無法調節驅動中間電平值.而文獻［8］利用可調線性穩壓器（Low Dropout Regulator，LDO）使得驅動中間電平能夠根據使用場合靈活設定，并通過改變中間電平值優化調節對應工況下的關斷性能改善效果，但是該方法將中間電平作用時間固定在關斷漏源極電壓上升階段，導致關斷損耗明顯增加.文獻［9］遍歷關斷過程的傳統驅動給定電壓、中間電平電壓以及驅動電阻的不同組合，將關斷損耗、漏源極電壓變化率和漏極電流變化率的Pareto 前沿視為最優解，從而求得對應的優化驅動參數.但上述方法同時會帶來開關損耗增加問題，因此電氣應力與損耗的優化折衷是目前有源驅動電路設計的難點.

目前已有相關研究對SiC MOSFET 開通過程瞬態特性進行了改善. 文獻［10-11］指出，SiC MOSFET 在開通過程可承受的瞬態脈沖電流較大，開通電流尖峰值Ip主要導致開通損耗增加，通常不會對SiC MOSFET 的安全裕度產生影響，即開通暫態無“電流應力”裕度問題.因此，對于開通過程主要優先考慮選擇合適的開通驅動電阻以盡可能降低開通損耗Eon［12-13］，從而實現開通過程瞬態特性的改善.然而對于關斷過程中SiC MOSFET 的軌跡優化問題，目前缺少公認的優化方法研究.

綜上所述，現有的有源驅動電路在大功率應用場合，存在電氣應力與損耗難以權衡以及驅動參數優化設計復雜等問題.為此，本文提出一種SiC MOSFET 關斷軌跡優化方法，通過解析SiC MOSFET 關斷過程，建立關斷軌跡預測模型.利用目標函數求解有源驅動關斷中間電平的切換電平值和切換作用時間優化值，使得SiC MOSFET 工作在關斷電壓尖峰與關斷損耗的優化折衷點.最后通過實驗驗證所提方法的有效性和適用性.

1 SiC MOSFET 關斷軌跡預測模型

考慮功率回路寄生參數的SiC MOSFET 等效電路模型如圖1 所示.圖1 中，Q1、Q2為半橋上、下橋臂SiC MOSFET，VDC和CDC分別為直流母線電壓和支撐電容，Vgg為有源驅動的給定驅動電壓，Lbus和Rbus分別為直流母線的寄生電感和寄生電阻，Lload為建流電感，Rgin和Rgext分別為SiC MOSFET 內部和外部驅動電阻，Cgs、Cgd和Cds分別為柵源極電容、柵漏極電容和漏源極電容，Ld和Ls分別為漏極寄生電感和源極寄生電感.

圖1 考慮功率回路寄生參數的SiC MOSFET 等效電路模型Fig.1 Equivalent circuit model of SiC MOSFET considering parasitic parameters in the power circuit

輸入電容Ciss、轉移電容Crss和輸出電容Coss分別為

定義主電路集總雜散電感Llump和總驅動電阻Roffg分別為

以下橋臂SiC MOSFET 為分析對象，分析其關斷瞬態過程，并基于關斷瞬態分析建立SiC MOSFET 的關斷軌跡預測模型.關斷過程的分析主要關注關斷過程的以下特性：關斷延遲階段時間toffd；漏源極電壓上升變化率dvds/dt，關斷電壓尖峰Vp，漏極電流下降變化率did/dt；關斷損耗Eoff.

關斷瞬態過程分為4 個子階段，典型波形如圖2所示［14］.圖2 中，vds、id和vgs分別表示漏源極電壓、漏極電流和柵源極電壓，vint為切換的中間電平值，tdint表示切換驅動電平為中間電平值的時間，Vth為閾值電壓.

圖2 SiC MOSFET 關斷暫態波形Fig.2 SiC MOSFET turn-off transient waveform

1）關斷延遲階段［t1，t2）.

輸入電容Ciss在關斷負壓VEE作用下，通過驅動電阻放電，直至柵源極電壓vgs下降至米勒電壓Vmiller，該段時間為關斷延遲時間toffd，即

式中：Roffg為總驅動電阻；VCC為開通正壓.

2）電壓上升階段［t2，t4）.

柵源極電壓vgs保持在米勒電壓Vmiller，轉移電容Crss通過總驅動電阻Roffg放電，漏源極電壓vds的瞬態變化率為

轉移電容Crss是隨vds變化的非線性電容，可利用datasheet［15］所提供的Crss參數進行分段擬合.［t2，t3）階段，Crss為nF 級，vds緩慢上升到Vmiller-Vth；［t3，t4）階段，Crss為pF 級，vds快速上升到母線電壓VDC.

定義從0.1 倍母線電壓VDC上升到0.9 倍母線電壓VDC過程的dvds/dt為vds的平均電壓變化率dvds/dtavg，可利用線性損耗模型［8］計算該階段損耗Eoff，tvr2為

式中：IL1表示負載電流；IL2表示t4時刻漏極電流，具體為

3）電流下降階段［t4，t5）.

漏極電流id從SiC MOSFET 換流至對管體二極管并快速下降.將該階段平均電壓（Vth+Vmiller）/2 近似代入vgs，得到平均漏極電流變化率did/dt為［7-8］

式中，跨導gfs采用文獻［2］所給的線性化跨導公式近似替代.

圖3 為在總驅動電阻Roffg為6 Ω 工況下切換中間電平的驅動電流對比圖，橙色波形為使用關斷負壓VEE直接關斷不增加中間電平切換的傳統驅動（Conventional Gate Driver，CGD）對應的驅動電流，藍色波形為切換中間電平為0 V 的AGD 對應的驅動電流；①為中間電平切換過程，②為中間電平切換完成后實際作用到SiC MOSFET 的過程.由圖3 可知，經過切換過程①的延遲后，AGD 驅動電流下降為對應的驅動電流值，即驅動電流變化量?ig=0.6 A.相應地，漏極電流變化率did/dt經過延遲才滿足式（10）.因此中間電平作用時間影響漏極電流變化率的改善效果.

圖3 切換中間電平的驅動電流對比Fig.3 Comparison of grid current for switching intermediate level

有源驅動中柵源極電壓vgs為變量，導致電流變化率did/dt并非常數，需進一步根據等效電流斜率思路，將有源驅動過程中變化的did/dt近似等效為恒定的平均電流斜率.

結合圖2 中時刻的定義，得到等效電流斜率示意圖，如圖4 所示.圖4 中t4為電流開始快速下降的時刻，t1+tdint為加入驅動中間電平的時刻，did/dtVEE為加入中間電平前的漏極電流變化率，did/dtvint為加入中間電平后的電流變化率理論計算值，did/dteq為所求解等效平均電流斜率.根據圖4 列寫電流IL2等式，即

圖4 等效電流斜率Fig.4 Equivalent current slope

利用式（11），求解總體電流下降時間為

結合式（11）和式（12），求解得到等效平均電流斜率did/dteq為

did/dteq作用于集總雜散電感Llump，使得漏源極電壓產生的關斷電壓尖峰Vp為

式中，Vos為關斷電壓過沖值.

進一步求解電流下降階段損耗Eoff，tcf為

關斷總損耗Eoff為電壓上升階段損耗Eoff，tvr2與電流下降階段損耗Eoff，tcf之和，即

4）振蕩衰減階段［t5，t6）.

漏源極電壓vds呈現衰減振蕩，具體的衰減阻尼系數ζ和振蕩頻率f為

通過對SiC MOSFET 關斷瞬態過程的分析可知，柵源極電壓vgs是影響SiC MOSFET 關斷性能的關鍵因素，調節有源驅動的中間電平可降低電壓應力、減小EMI 噪聲、改善關斷軌跡，但同時也帶來損耗增加的問題.不同的中間電平參數設計將直接影響關斷性能的優化效果.而有源驅動的中間電平參數包含切換時間tdint和中間電平值vint，增加了優化驅動參數設計的困難.

2 SiC MOSFET 關斷軌跡優化方法

2.1 SiC MOSFET 模型參數提取

模 型 以 Infineon 的 SiC MOSFET 模 塊FF6MR12KM1P 為例，相關參數可直接從datasheet［15］提取. 表1 為關斷軌跡模型需要的SiC MOSFET 模塊參數，其中模塊雜散電感LsCE=Ld+Ls，輸出電容Coss為600 V 母線電壓下的平均寄生電容值［16］.非線性電容Crss采用分段函數擬合，擬合結果如圖5 所示，具體擬合表達式為

表1 SiC MOSFET 模塊參數Tab.1 SiC MOSFET module parameters

圖5 轉移電容擬合Fig.5 Fitting of transfer capacitance

2.2 基于模型的關斷軌跡優化方法

基于對SiC MOSFET 關斷瞬態過程的分析可知，關斷電壓過沖和關斷損耗是2 個互相制約的量，需要優化折衷.為尋求關斷電壓過沖和關斷損耗最優折衷點對應的中間電平參數，設置目標函數cost 為

式中：Vos_normal、Eoff_normal表示在傳統驅動關斷下的漏源極電壓的關斷過沖以及關斷損耗；α、β表示權重系數，α=β=0.5.

由式（20）可知，目標函數由關斷電壓過沖Vos和關斷損耗Eoff組成，由于量綱單位不同且變化區間處于不同的數量級，故利用傳統驅動關斷下的關斷電壓過沖以及關斷損耗進行歸一化處理.可通過求解目標函數cost 的最小值來選取中間電平的優化參數.

圖6 為基于目標函數的關斷特性優化方法流程圖.通過對傳統關斷瞬態過程的計算，獲取關斷瞬態不同階段的持續時間，包括關斷延遲時間tdoff、電壓上升時間tvr、電流下降時間tif.切換中間電平的時間tdint從tdoff變化至tdoff+tvr+tif，中間電平值vint從傳統關斷負壓-5V 變化至3V.遍歷切換中間電平的時間和中間電平值，在對應工況下計算目標函數，獲取目標函數最小值對應的優化中間電平參數.

圖7 為外部驅動電阻Rgext=5 Ω 時，利用優化方法計算得到的中間電平參數.由圖7 可知，中間電平值vint=2.5 V 且中間電平作用時間tdint=170 ns 時，目標函數cost 最小.

3 實驗驗證

3.1 SiC MOSFET 有源驅動電路及實驗設置

圖8 為SiC MOSFET 多電平有源驅動電路的總體結構.采用復雜可編程邏輯器件（Complex Programming Logic Device，CPLD）實現電路邏輯控制功能，包含原邊CPLD 發出的上下橋臂脈沖信號pwm1 和pwm2 的控制以及副邊CPLD 發出的有源驅動中間電平的3 位二進制信息流Ai、Bi、Ci的控制.整體控制邏輯簡單，確保了驅動電路的可靠性.

圖8 半橋SiC MOSFET 多電平有源驅動電路總體結構Fig.8 Overall structure of multi-level active driving circuit for SiC MOSFET half bridge module

圖9 為本文采用的多電平有源驅動電路，該電路由高速模擬開關、電壓放大和功率放大3 部分構成.高速模擬開關采用74HC4051，支持8 路模擬電壓輸入，供電電壓為±5 V，可滿足SiC MOSFET 有源驅動更多電平數量選擇的需求，且傳輸延遲僅為4 ns，可滿足驅動電路的高頻應用需求.通過CPLD 在需要切換的時刻輸出的3 位二進制信息流，控制高速模擬開關選擇對應的輸入通道連接至模擬開關輸出通道，而不同的輸入通道對應著不同的給定驅動電壓Vgg，實現中間電平給定電壓在對應時刻的切換.

圖9 多電平有源驅動電路Fig.9 Design of multi-level active driving circuit

電壓放大電路將高速模擬開關的輸出電壓進行比例放大以滿足驅動SiC MOSFET 的電平等級.通過增設相移電容避免反饋網絡出現相移導致輸出信號振鈴.功率放大電路采用三極管M1和M2搭建的互補射極跟隨器，可實現開通驅動電阻和關斷驅動電阻的獨立設置.Vsupply+和Vsupply-分別為圖騰柱的正負供電電壓，分別為18 V 和-10 V.表2 為多電平有源驅動電路所用的關鍵元器件型號表.

表2 驅動電路關鍵元器件型號Tab.2 Key component models of the driving circuit

為驗證所建模型的準確性及有效性，搭建雙脈沖測試（Double Pulse Test， DPT）平臺，平臺如圖10所示，實驗參數如表3 所示.

表3 實驗參數Tab.3 Experimental parameters

圖10 雙脈沖測試實驗平臺Fig.10 Experimental platform for double pulse test

3.2 模型準確性驗證

關斷過程中重點關注對SiC MOSFET 關斷損耗和關斷時長有顯著影響的前3 個階段，即關斷延遲、電壓上升及電流下降過程.表4 為在外部驅動電阻為5 Ω 的不同驅動模式下，模型計算與實驗測量的相對誤差表，包含關斷延遲時間相對誤差δtoffd、漏源極電壓變化率相對誤差δdv/dt、關斷電壓尖峰相對誤差δvp以及關斷損耗相對誤差δEoff.相對誤差δ（x*）為

表4 模型與實驗結果的相對誤差Tab.4 Relative errors between model and experimental results%

式中：x*為模型計算值；x為實驗測量值.

由表4 可知，所建模型計算的關斷延遲時間toffd、漏源極電壓變化率dvds/dt以及關斷電壓尖峰Vp與實驗結果的相對誤差均小于4%，驗證了模型在不同驅動模式下均具有較高的準確性；關斷損耗相對誤差約為10%，主要源于采用線性損耗模型進行簡化計算.

圖11 為不同驅動模式下所建預測模型計算結果與實驗測量結果對比圖.由圖11 可知，不論是在CGD 模式還是AGD 模式下，所建模型的預測結果與實驗結果均具有較高匹配度.但在振蕩階段，模型計算的振蕩頻率和振蕩幅值與實驗測量結果不能完全匹配.該部分誤差一方面是由于本文重點關注關斷過程的前3 個階段，對振蕩階段進行了簡化處理；另一方面，功率回路中寄生參數對振蕩階段有較大的影響，而測量獲取的功率回路寄生參數與實際數值存在一定偏差.

圖11 不同驅動模式下模型與實驗結果對比Fig.11 Comparison between model and experimental results under different driving modes

3.3 關斷軌跡優化方法驗證

利用所提關斷軌跡優化方法，得到不同負載電流下對應的最優中間電平參數，包含中間電平值vint和切換時間tdint，如圖12 所示.由圖12 可知，在外部驅動電阻為5 Ω 的情況下，隨著負載電流增加，優化中間電平值逐漸增加，且作用時刻提前.這是由于在較小負載電流下，SiC MOSFFET 的關斷電壓尖峰較小，使用較小的中間電平值可避免產生多余開關損耗；而在較大負載電流下，SiC MOSEFT 關斷電壓應力增大，需進一步增大中間電平值以有效抑制關斷電壓尖峰，避免SiC MOSFET 過電壓擊穿失效.此外隨著負載電流增加，優化中間電平的作用時間不斷提前，這是由于負載電流增加使得SiC MOSFET 關斷過程加快，關斷延遲時間和電壓上升時間都逐漸減短，故需提前中間電平切換時間tdint以有效抑制關斷電壓尖峰.

圖12 不同負載電流下最優中間電平參數Fig.12 Optimal intermediate level parameters under different load currents

為驗證所提SiC MOSFET 關斷特性優化方法的有效性，在VDC=600 V、IL1=180 A 工況下，針對5 Ω 外部驅動電阻，實驗對比CGD、未優化AGD 以及優化AGD 這3 種驅動模式.不同驅動模式的參數設置如表5 所示.表6 和圖13 為不同驅動模式下的關斷特性對比.由表6 可知，相比CGD，未優化AGD的關斷電壓過沖降低了18%，關斷損耗增加了3.9%，對應目標函數計算值為0.93；而優化AGD 的關斷電壓過沖降低了34%，關斷損耗增加了6.7%，對應的目標函數為0.86.利用所提優化方法的優化AGD 目標函數值更小，在較小關斷損耗增加的前提下，可顯著降低關斷電壓尖峰，改善SiC MOSFET關斷特性.

表5 5 Ω 驅動電阻下不同驅動模式的驅動參數Tab.5 Driving parameters for different driving modes under 5 Ω gate resistance

圖13 5 Ω 外部驅動電阻下不同驅動模式的關斷特性對比Fig.13 Comparison of turn-off characteristics for different driving modes under 5 Ω external gate resistance

圖14 為不同驅動模式下漏源極電壓vds的頻譜分析圖.由圖14 可知，vds電壓振蕩均在23 MHz 附近產生尖峰，低頻段的幅頻曲線基本一致.相比CGD，未優化AGD 的vds頻譜幅值降低了4 dB，優化AGD的vds頻譜幅值降低了9 dB，說明優化AGD 能夠從源頭上減小高頻EMI.

圖14 不同驅動模式下漏源極電壓vds頻譜分析Fig.14 Spectrum analysis of drain-source voltage vds for different driving modes

3.4 關斷軌跡優化方法的適用性驗證

為驗證所提優化方法及關斷軌跡預測模型對驅動電阻的適用性，針對7.5 Ω 外部驅動電阻進行實驗，計算獲得對應優化中間電平參數為vint=1.5 V、tdint=230 ns.相比5 Ω 外部驅動電阻，優化算法在7.5 Ω 外部驅動電阻下計算的中間電平作用時間推遲且電平值減小.這是由于SiC MOSFET 在7.5 Ω外部驅動電阻下關斷速度減慢，因此需向后推遲中間電平作用時間；相應地，由于7.5 Ω 外部驅動電阻下關斷損耗增加，關斷電壓尖峰有所降低，因此需施加相對較小的中間電平值以在有效降低SiC MOSFET 關斷電壓尖峰的同時，有效抑制關斷損耗的增加.

表7 為7.5 Ω 外部驅動電阻下關斷損耗對比，圖15 為實驗測量與模型計算結果對比.由表7 和圖15 可知，7.5 Ω 外部驅動電阻下，模型計算結果仍具有較高準確度，漏源極電壓尖峰、電壓變化率以及關斷損耗誤差預測均不超過5%.

表7 7.5 Ω 外部驅動電阻下關斷損耗對比Tab.7 Comparison of turn-off loss under 7.5 Ω external gate resistancemJ

圖15 7.5 Ω 外部驅動電阻下實驗與模型結果對比Fig.15 Comparison of experimental and model results under 7.5 Ω external gate resistance

表8 為7.5 Ω 外部驅動電阻下的關斷優化特性對比.由表8 可知，相比于CGD，優化AGD 的關斷電壓過沖降低了30%，而關斷損耗僅增加4.2%，對應目標函數為0.87，在增加較小關斷損耗的前提下，有效降低了SiC MOSFET 關斷電壓尖峰，從而減小了EMI.

表8 7.5 Ω 驅動電阻下不同驅動模式的關斷特性對比Tab.8 Comparison of turn-off characteristics for different driving modes under 7.5 Ω gate resistance

實驗結果驗證了所提優化方法對驅動電阻的適用性，所提優化方法可實現不同驅動電阻下優化中間電平參數的計算，以保證SiC MOSFET 工作在關斷電壓尖峰和關斷損耗的優化折衷點.

4 結論

1）針對SiC MOSFET 有源驅動電路中間電平優化參數設計問題，提出一種基于關斷軌跡模型的關斷軌跡優化方法.通過分析關斷過程機理并結合等效電流斜率思路，建立SiC MOSFET 關斷軌跡模型，利用基于目標函數的關斷軌跡優化方法以優化權衡關斷電壓尖峰與關斷損耗，最后在不同驅動電阻下進行實驗，SiC MOSFET 關斷特性得到改善.

2）經實驗驗證，所建關斷軌跡模型具有較高的準確性，最大誤差不超過10%.所提關斷軌跡方法明顯改善了SiC MOSFET 關斷特性：相比傳統驅動CGD，優化AGD 能在不同驅動電阻下降低SiC MOSFET 關斷電壓尖峰并抑制關斷損耗的增加，驗證了所提優化方法的有效性以及在不同驅動電阻下的適用性.