換相電壓負序分量對LCC-HVDC輸電系統換相的影響分析及其抑制策略

劉 對，李曉華，蔡澤祥，殷珊珊

（華南理工大學 電力學院，廣東 廣州 510640）

0 引言

傳統的基于電網換相換流器的高壓直流（LCCHVDC）輸電系統因具有建設成本相對低、傳輸容量大、功率調節靈活等優點在電網中得到了大規模應用［1］。然而晶閘管器件的半控特性及LCC-HVDC 輸電系統的正常運行以基波正序換相電壓為前提進行分析，這就使得換相失敗、多次換相失敗可能會在逆變側交流系統發生故障時出現。此時系統中的電氣量會發生劇烈的變化，這將對交直流混聯電網的安全穩定運行提出巨大挑戰［2］。

目前，國內外學者針對LCC-HVDC 輸電系統換相失敗方面的問題做了大量的研究。針對多次換相失敗機理研究，文獻［3］運用諧波電壓-時間面積方法來分析LCC-HVDC 輸電系統多次換相失敗機理，發現導致后續換相失敗的主要原因是故障恢復期間的諧波，然而文中并沒有給出相應的抑制措施。文獻［4］以我國某特高壓主變充電為例，說明了勵磁涌流導致換流母線畸變從而導致周期性換相失敗，但發生故障與勵磁涌流所引起的諧波特性存在一定差異。文獻［5］通過分析證明，在不對稱故障下系統的觸發角會表現出周期性波動，從而引發多次換相失??；并在分析的基礎上給出了相應的抑制措施，但沒有分析對稱故障下系統觸發角對LCC-HVDC輸電系統換相失敗的影響。文獻［6］從鎖相環的角度出發，指出了傳統的同步旋轉坐標鎖相環（SRF-PLL）在故障下存在的問題并提出抑制多次換相失敗的方法，但并未給出故障過程中鎖相環受影響的理論分析。

針對換相失敗抑制問題，文獻［7］采用換相失敗預測控制來抑制LCC-HVDC 輸電系統的換相失敗，然而需要快速地檢測電壓幅值以及零序分量以實現該抑制效果。文獻［8］提出采用交流量來啟動低壓限流環節以達到換相失敗抑制的作用，但在直流側線路發生故障時該方法沒有預想的優勢。文獻［9］通過分別在低壓限流環節前增加虛擬電阻、電感來改進啟動電壓，對抑制多次換相失敗有一定的效果，然而在故障恢復期間虛擬電阻、電感的存在導致恢復速度較慢。文獻［10］從控制的層面進行改進，以減少換相失敗的發生，但這些方法同樣需要較高的檢測速度。文獻［11］提出采用虛擬換相面積缺乏量來確定電流的參考值，但該方法受延時條件制約。此外，換流器拓撲改造［12］、無功補償裝置［13］、改進電流偏差［14］等方法也可以抑制換相失敗。雖然上述方法可以抑制換相失敗，但鎖相環的暫態性能對LCCHVDC 輸電系統的影響研究較少。文獻［15］從畸變電壓對鎖相環的影響出發分析了LCC-HVDC輸電系統的運行特性，但在后續分析中認為鎖相環鎖定的仍是正序基波電壓。

鑒于此，本文基于逆變側交流系統故障下換相電壓負序分量的分析結果，對LCC-HVDC 輸電系統的鎖相環進行改進。首先定量解析了換相電壓負序分量對鎖相環的影響；然后結合換相電壓-時間面積方法定性分析了換相電壓負序分量對LCC-HVDC輸電系統換相的影響；最后提出了多次換相失敗抑制策略的雙二階廣義積分器鎖相環（DSOGI-PLL）改進方法。該方法首先利用具有正、負序分離特性的相序解耦諧振（SDR）控制器，提取換相電壓正序分量以減少后續低次諧波濾除的負擔；然后采用雙二階廣義積分-正交信號發生器（SOGI-QSG）對該正序電壓再次分離并消除諧波；最后應用正交諧波消除模塊（QHCM）濾除低次諧波，從而完成電網電壓相位的快速、準確追蹤。在LCC-HVDC 輸電系統中應用該鎖相環，通過PSCAD／EMTDC 仿真驗證了所提改進DSOGI-PLL 的快速性與準確性。仿真結果表明，采用所提改進方法能夠減少系統在故障持續期間發生換相失敗的概率，可為多次換相失敗的抑制提供參考。

1 換相電壓負序分量對LCC-HVDC 輸電系統的影響分析

傳統電力系統中一般認為發生對稱故障時不存在負序分量（或負序分量較小可以忽略），負序分量僅出現在不對稱故障中。然而在LCC-HVDC輸電系統中，由于控制系統的作用，在換流母線處發生對稱故障時也將出現較大的換相電壓負序分量。

1.1 換流母線不同故障下換相電壓負序分量的對比

為了驗證LCC-HVDC輸電系統中逆變側換流母線對稱故障下同樣會出現較大的換相電壓負序分量，以文獻［16］中的CIGRE HVDC 模型為例進行說明，分別在單相接地短路、三相短路、相間接地短路、相間短路故障下進行仿真驗證。設故障發生時刻為第2 s，持續時間為0.5 s，接地短路故障和相間故障中的接地電感和相間電感均為0.9 H。不同故障下換流母線負序電壓低次諧波分量U的分布情況見附錄A圖A1。

對比圖A1 所示各故障下換流母線負序電壓低次諧波分量可以發現，在LCC-HVDC 輸電系統中即使發生對稱故障，其U的含量也基本與發生不對稱故障時相持平。同時由于LCC-HVDC輸電系統的觸發、控制以及保護系統大多以正序基波電壓為基礎進行設計，當系統發生故障時，控制系統的調節作用所產生的換相電壓負序分量將導致系統再次出現不平衡量。因此，當交流系統發生故障時，應著重考慮換相電壓負序分量對LCC-HVDC輸電系統的影響。

1.2 換相電壓負序分量對LCC-HVDC 輸電系統鎖相觸發的影響分析

根據前文分析，逆變側交流母線無論發生對稱還是非對稱故障，LCC-HVDC 輸電系統換流母線中換相電壓負序電壓低次諧波含量均較高。這也表明此時系統的三相電壓不平衡程度較高，下面將重點分析三相電壓不平衡時對鎖相環的影響。設三相不平衡電壓ua、ub、uc為：

式中：Ug為電網電壓幅值；ξ、ψ分別為b、c 相電壓不平衡度；θ0為ua的初相位。根據Clark 變換，三相電壓在α β坐標系下的表達式為：

式中：θ為α軸超前a軸的夾角。由式（2）、（3）可知，A、B為三相電壓不平衡量。同樣根據Clark 變換，dq坐標系下三相電壓q軸分量為：

式中：θ′為d軸超前a軸的夾角。由于θ≈θ′，則uq所含有的誤差Δe為：

由式（5）可知：三相電壓不平衡將引起一個2 倍頻振蕩的鎖相誤差；該誤差也將影響鎖相環的精度，從而影響LCC-HVDC輸電系統的正常運行。

1.3 鎖相觸發對LCC-HVDC輸電系統的影響分析

LCC-HVDC 輸電系統一般采用12 脈動換流器，附錄A 圖A2 為CIGRE HVDC 模型中換流器接線圖。CIGRE HVDC 模型中采用SRF-PLL 來跟蹤換相電壓的相位［16］；換流閥VY1—VY6、VD1—VD6按照VY1-VD1-VY2-VD2-…-VY6-VD6-VY1-VD1的順序輪流導通，觸發脈沖間隔為30°。

由圖A2 可知，換流閥的換相過程是2 個換相電路中電感元件能量倒換的過程。因此，換相完成需要足夠的電壓-時間面積S0予以驅動。下面以VY4向VY6換相為例定性說明鎖相觸發對LCC-HVDC 輸電系統的影響，其換相過程見附錄A 圖A3。故障后提前觸發時刻tq、滯后觸發時刻th提供的最大換相電壓時間面積分別記為S′max、S″max，其表達式如式（6）所示。

式中：u′Yab為故障后換相電壓；t3為故障后換相失敗臨界時刻。比較式（6）中的S′max、S″max與圖A3 所示陰影部分S0可知，觸發時刻與換相過程存在一定的關聯，而觸發時刻的準確與否受鎖相環的影響。

由上述分析可知，故障情況下各觸發脈沖發生器的輸入信號將受到電壓不平衡以及諧波的影響，影響LCC-HVDC 輸電系統的正常換相，進而誘發換相失?。?］。研究發現，交流系統故障后LCC-HVDC輸電系統的首次換相失敗一般難以消除，但在故障未及時消除時，應該降低換相失敗在LCC-HVDC 輸電系統恢復過程中再次發生的概率［6］。然而，實際運行中的LCC-HVDC輸電系統受換相電壓負序分量以及諧波的影響較大。因此，實現快速、準確的鎖相觸發需首要考慮對換相電壓負序分量以及諧波的處理。

2 改進的DSOGI-PLL

基于上述問題，本文提出一種可抑制LCC-HVDC輸電系統多次換相失敗的鎖相方法。DSOGI-PLL具有一定濾波功能，故在諧波含量較少時，基波信息能夠被有效提取。然而，當電壓不對稱或者諧波含量較高時，DSOGI-PLL 同樣會受不對稱度及諧波的影響，進而不能較準確地追蹤同步信號。因此，DSOGI-PLL需要提升這方面的魯棒性才能得以廣泛應用。

2.1 SDR控制器

為了避免負序分量對鎖相環的影響，正序分量的有效提取成為三相電壓不平衡時需要解決的重要問題。由于SDR 控制器具有較好正、負序分量分離的特性，鎖相環中可以借鑒這一特性進行設計［17］。SDR 控制器正、負序分量分離過程的傳遞函數GPSDR(s)、GNSDR(s)表達式如式（7）所示。

式中：uαβ=[uα uβ]為SDR 控制器在α β坐標系下的輸入電壓。當ω0=100 rad／s、ωc=150 rad／s 時，傳遞函數的伯德圖如附錄B 圖B1 所示。由圖可知，SDR 控制器本質上為諧振控制器，基波正序分量可以通過選取適當的ωc來提取。不同ωc（ωc分別為100、150、200 rad／s）下正序SDR 控制器伯德圖如附錄B 圖B2 所示。對比圖B2 中曲線可知，控制器的帶寬、響應速度與參數ωc呈正相關，而增益衰減作用與參數ωc呈負相關。綜合考慮本文的ωc取為100 rad／s。另外，通過對式（7）、（8）整理可得：

此時，正、負序分量在α β坐標系下存在式（10）所示關系。

通過式（9）、（10）即可得到SDR 控制器的控制結構框圖如附錄B 圖B3 所示。經上述分析可知，通過SDR 控制器后換相電壓正、負序分量被解耦，負序分量對輸出的正序分量影響將大幅減小。

2.2 SGOI-QSG結構

由于SOGI-QSG 具有一定的濾波功能，在產生90°相位偏移方面被廣泛應用［18］，典型的SGOI-QSG結構圖如附錄B 圖B4 所示。SGOI-QSG 的輸出電壓信號v′(s)及滯后其90°的輸出電壓信號v′q(s)對于輸入電壓信號v(s)的傳遞函數D1(s)、Q1(s)表達式如式（11）所示。

式中：k為傳遞函數D1(s)、Q1(s)的阻尼系數；ω′為角頻率。不同k值下，D1(s)、Q1(s)伯德圖見附錄B 圖B5。由圖可知：SGOI-QSG 含有濾波特性；其濾波特性與k值負相關，其動態響應則相反。因此，為兼顧二者的平衡性，取k=［18］。

2.3 正交諧波消除法

圖1 QHCM結構圖Fig.1 Structure diagram of QHCM

2.4 改進DSOGI-PLL結構

改進DSOGI-PLL 結構框圖如附錄B 圖B7 所示。有較多文獻已經對SRF-PLL 進行了詳細介紹［19］，同時PNSC 模塊為代數運算［18］，此處不再對以上2個環節進行介紹。

采集的電壓信號首先進行Clark 變換；然后依次通過SDR 控制器、SOGI-QSG 實現正、負序電壓分量的分離并消除部分諧波分量的影響；再經過QHCM濾除低次諧波電壓分量；最后誤差信號被輸入比例積分控制器中，實現同步電壓的鎖相。通過前文分析可得改進后鎖相環的整體伯德圖見附錄B圖B8。

3 仿真驗證

3.1 改進的DSOGI-PLL性能分析

在PSCAD／EMTDC 仿真平臺中搭建電力系統，其由相電壓為30 kV的電源以及有功功率為0.27 MW、無功功率為-0.1 Mvar 的負載構成。采用諧波注入的方法來驗證不同鎖相環的性能。在0.05 s 時，電壓幅值跌落至0.8 p.u.，并添加表1 所示的各次諧波電壓的正序、負序分量（均為標幺值）；同時假設測量過程中含0.05 p.u.的直流電壓分量。附錄C圖C1為三相電壓波形，由圖可知，在0.05 s 后三相電壓不平衡且有較大的諧波。

表1 各次諧波電壓含量Table 1 Contents of each harmonic voltage

此時三相電壓經Clark 變換得到的uα、uβ以及SDR 控制器輸出的u+α、u+β與三相電壓經快速傅里葉變換分解得到基波電壓后經Clark 變換得的uα0、uβ0分量對比如附錄C 圖C2 所示。對比圖中的曲線可知，uα、uβ的 波 形 畸 變 較 為 嚴 重，而u+α、u+β波 形 與uα0、uβ0較為接近，說明SDR 控制器能夠較好地實現正、負序電壓分離，從而使輸出更加接近基波分量。

將改進的DSOGI-PLL 與SRF-PLL、DSOGI-PLL進行對比，對比結果如附錄C 圖C3 所示。設置鎖相環的比例、積分參數分別為Kp=10、Ki=50［6］。根據相關標準，電力系統應在（50±0.2）Hz 的頻率范圍內波動，而中、小型容量的系統可在（50±0.5）Hz［20］的頻率范圍內波動。對比圖C3中的結果可以發現，在三相電壓平衡、不含諧波時，3 種鎖相環輸出的相位誤差、頻率波動相對較??；當a 相電壓ua跌落至0.8 p.u.，并注入諧波時，不同鎖相環作用下仿真波形出現較大差異。其中，SRF-PLL、DSOGI-PLL 在相位誤差以及頻率方面存在較大的誤差，無法準確追蹤電網電壓。改進的DSOGI-PLL 由于采用了SDR 控制器減少了負序分量對鎖相環的影響，同時正交諧波消除模塊也有效地消除了諧波的影響，使改進的DSOGI-PLL 達到較高的鎖相精度。圖2 為改進的DSOGI-PLL 輸出頻率波形，由圖可知其頻率在0.018 s 后基本收斂在穩定的波動范圍內。

圖2 改進的DSOGI-PLL輸出頻率Fig.2 Output frequency of improved DSOGI-PLL

圖3 為改進的DSOGI-PLL 輸出相位追蹤圖，圖中ua為標幺值。由圖可知：改進的DSOGI-PLL 無論在電壓平衡與否的情況下均可以鎖定電壓相位；滿足精度的同時其在抗干擾力和動態響應速度方面也具有較大的優勢。因此，改進的DSOGI-PLL 具有實用性。

圖3 改進的DSOGI-PLL輸出相位Fig.3 Output phase angle of improved DSOGI-PLL

為了驗證改進的DSOGI-PLL 針對不同情況的適應性，采用PSCAD／EMTDC 中自帶的鎖相環測試系統進行分析，同時與文獻［6］中提及的級聯延遲信號消除法鎖相環（CDSC-PLL）進行對比，鎖相環比例積分參數的設置情況與3.1 節相同。所搭建的測試系統由相電壓為66 kV 的電源以及有功功率為0.27 MW、無功功率為-0.1 Mvar 的負載構成。在0.5 s 時電源電壓相位發生90° 跳變，1.5 s 時發生單相接地短路故障，并在2 s 時切除負荷。此時2 種鎖相環的相位誤差、頻率波動對比結果如附錄C 圖C4所示。對比圖中結果可以發現：穩態時2種鎖相環輸出的相位誤差、頻率波動相對較??；當出現相位跳變、接地短路故障以及切除負荷時，2種鎖相環的仿真波形出現較大的差異，其中CDSC-PLL達到穩定的速度較慢，其受到的干擾較嚴重，而改進的DSOGI-PLL可以有效避免這些情況引發的干擾。

3.2 不同鎖相觸發下LCC-HVDC輸電系統運行特性

3.2.1 對比不同鎖相環的基本特性

基于CIGRE HVDC 模型構建的LCC-HVDC 輸電系統仿真模型見附錄C 圖C5。設2種鎖相環方案對比分析交流系統發生不同故障后LCC-HVDC輸電系統的運行特性：方案1，采用CIGRE HVDC 模型中鎖相環進行仿真；方案2，將方案1 中鎖相環改為改進的DSOGI-PLL，其參數與CIGRE HVDC 模型中的鎖相環相同。

實際LCC-HVDC輸電系統中發生較多的故障為感性故障，且容易誘發換相失敗。因此，本文設置2種經電感Lf的接地故障，Lf大小代表故障的嚴重程度，具體工況設置如下。

1）工況1：設2 s 時逆變側換流母線處發生單相接地故障，Lf=1.1H，持續時間為0.5 s。在此工況下，LCC-HVDC 輸電系統在鎖相環方案1、2 下逆變側直流電壓Udc、直流電流Idc、直流傳輸功率P以及熄弧角γ的變化情況如附錄C 圖C6 所示，圖中Udc、Idc及P均為標幺值，后同。由圖可知，對于類似較輕故障，采用鎖相環方案1、2 時LCC-HVDC 輸電系統均未發生換相失敗，且基本不會引起任何不良后果。

2）工況2：設接地電感為Lf=0.35 H，其余參數設置情況與工況1 相同。在此工況下，LCC-HVDC 輸電系統在鎖相環方案1、2 下逆變側直流電壓、直流電流、直流傳輸功率以及熄弧角的變化情況如圖4所示。由圖可知，Lf=0.35 H 時系統的不平衡程度以及諧波均較為嚴重，采用鎖相環方案1 并不能夠準確地檢測基波電壓相位，影響了觸發脈沖的準時性，導致LCC-HVDC 輸電系統發生2 次換相失敗。由于LCC-HVDC 輸電系統控制效果有限，首次換相失敗難以避免，但采用鎖相環方案2 能有效避免發生多次換相失敗。同時對比圖4 所示直流傳輸功率曲線可以發現，與采用鎖相環方案1 下的模型相比，采用鎖相環方案2 后的LCC-HVDC 輸電系統直流傳輸功率恢復能力更強。這說明改進的DSOGI-PLL 不僅可以有效避免LCC-HVDC輸電系統發生多次換相失敗，而且對系統在故障后的恢復作用也有一定幫助。

圖4 工況2下2種鎖相環方案的對比Fig.4 Comparison of two PLL schemes in Condition 2

另外，采用鎖相環方案1、2 時逆變側換流母線的換相電壓負序分量1—4 次諧波電壓對比情況如附錄C 圖C7 所示。由圖可知：在故障期間，當采用鎖相環方案1 時LCC-HVDC 輸電系統的控制系統在調控的過程中也會產生換相電壓負序分量，該換相電壓負序分量甚至有可能大于系統故障時產生的換相電壓負序分量；而采用鎖相環方案2 時，系統僅在故障時存在較大的換相電壓負序分量，而在后續故障持續期間換相電壓負序分量各次諧波電壓含量明顯降低，說明改進的DSOGI-PLL 有利于LCC-HVDC輸電系統控制調節作用，抑制了換相電壓負序分量的產生，從而有助于系統的后續換相，減少了多次換相失敗發生的概率。

采用鎖相環方案1、2 時整流、逆變側觸發角的對比情況如圖5 所示。通過圖中的對比曲線可以發現采用鎖相環方案1 時，在故障情況下整流、逆變側的觸發角將發生多次的劇烈變換，進而導致系統發生多次換相失??；而采用鎖相環方案2 時，整流、逆變側的觸發角僅在故障時有一次劇烈變化而后快速收斂至穩定值，從而避免發生多次換相失敗。這再次說明了改進的DSOGI-PLL 能夠降低多次換相失敗發生的概率。

圖5 2種鎖相環方案下的觸發角對比Fig.5 Comparison of trigger angles between two PLL schemes

最后，為了驗證改進的DSOGI-PLL在LCC-HVDC輸電系統中應對其他故障類型的控制效果。在工況2 的基礎上改變系統的故障類型，同時加入文獻［6］提及的CDSC-PLL 進行對比分析。在三相短路、相間接地短路、相間短路故障下LCC-HVDC 輸電系統熄弧角的變化如附錄C 圖C8 所示。對比圖5 及圖C8 可以發現，改進的DSOGI-PLL 在不同故障類型下均具有波動抑制效果，對系統換相具有一定的改善作用，而CDSC-PLL 在相間接地短路故障及相間短路故障類型下的改善效果較弱。

3.2.2 對比不同故障水平下鎖相環的控制特性

定義故障水平fFL表示系統故障的嚴重程度［1］，其表達式如式（16）所示。

式中：UN、ω分別為額定電壓、額定角頻率；PN為額定功率。

設故障發生時刻為第2 s，持續時間為0.5 s。在單相接地短路、三相短路、相間接地短路以及相間短路故障下根據式（16）進行故障水平計算，不同故障水平下采用鎖相環方案1、2 時換相失敗次數如附錄C 表C1 所示。由表可知：在不同故障類型下，故障持續期間采用鎖相環方案1 后LCC-HVDC 輸電系統發生多次換相失??；而采用鎖相環方案2 后僅發生首次換相失敗。這說明改進的DSOGI-PLL 在故障期間可以對換相電壓正、負序分量有效解耦，并消除換相電壓負序分量及諧波的影響，快速地追蹤電網電壓的頻率與相位，為LCC-HVDC 輸電系統提供準確、可靠的觸發信號。

3.2.3 對比不同短路比下鎖相環的控制特性

調整逆變側交流系統的阻抗以提高系統短路比，進一步驗證改進的DSOGI-PLL 在LCC-HVDC 輸電系統中的控制效果。設附錄C 圖C5 方框中系統等效串聯阻抗為R=2.738 3 Ω、L=0.032 5 H，此時系統的短路比為5。不同故障水平下鎖相環方案1、2下LCC-HVDC 輸電系統的換相失敗次數如附錄C 表C2所示。

對比表C1及表C2可以發現，系統短路比增大后LCC-HVDC 輸電系統發生多次換相失敗的次數有所減少，但當短路比為5 時LCC-HVDC 輸電系統在采用鎖相環方案1 時仍然會出現多次換相失敗，而采用鎖相環方案2 時未出現該情況，再次驗證了改進的DSOGI-PLL能夠降低多次換相失敗發生的概率。

4 結論

針對LCC-HVDC輸電系統在逆變側故障時容易發生換相失敗的問題，本文基于逆變側交流系統故障下換相電壓負序分量的分析結果，提出了一種改進的DSOGI-PLL，并驗證了其控制效果，所得結論如下：

1）改進的DSOGI-PLL 的動態響應效果好，其在負序、諧波抑制方面具有較大的優勢；

2）當電網電壓不平衡及諧波含量較高時，改進的DSOGI-PLL 仍能夠高效地追蹤電網電壓的頻率與相位；

3）由于改進的DSOGI-PLL在負序分量以及諧波抑制方面具有較好的魯棒性，將其應用于LCC-HVDC輸電系統中可以有效降低多次換相失敗的發生概率，進而為實際工程中多次換相失敗的抑制提供參考。

本文研究了換相電壓負序分量對LCC-HVDC輸電系統底層鎖相觸發控制環節的影響，換相電壓負序分量還會對LCC-HVDC輸電系統其他控制環節造成不利影響，后續將進行深入研究。

附錄見本刊網絡版（http：//www.epae.cn）。