C 波段高效率內匹配功率放大器設計*

劉鴻睿，趙宏亮，尹飛飛

（遼寧大學 物理學院，遼寧 沈陽 110036）

0 引言

在射頻功率放大器中，高功率密度、高效率是人們一直追求的目標。目前主流的射頻功率放大器設計方案分為單片微波集成電路（Monolithic Microwave Integrated Circuit,MMIC）、射頻功率模塊和內匹配三種形式。內匹配功率放大器是一種混合集成電路（Hybrid Integrated Circuit,HIC），它可以將多種不同襯底材料、不同工藝的裸芯片通過粘接、焊接、共晶等工藝裝配在同一個載片上。與其他兩種形式相比，內匹配具有大功率、低成本、小型化的優點[1]。由于內匹配將管芯、無源電路、偏置電路分別設計在不同的襯底上，它可以實現不同工藝的優勢互補。但也正是這個因素，給內匹配功放的設計帶來很多不確定性。因此，高性能內匹配功率放大器是近年來研究的重點[2-3]。根據電氣與電子工程師協會（Institute of Electrical and Electronics Engineers,IEEE）對電磁波頻譜的劃分，C 波段指的是頻率在4～8 GHz 范圍的電磁波，該頻段包含了衛星下行頻段、5G 移動通信頻段、雷達頻段等，用途較為廣泛，具有廣闊的市場前景。本文基于氮化鎵高電子遷移率晶體管（High Electron Mobility Transistor,HEMT）技術，設計了一款高效率C 波段50 W 內匹配功率放大器，其在飽和輸出功率48 dBm 下可以實現55% 的功率附加效率（Power Added Efficiency,PAE），同時可裝配在8 mm×8 mm 載片上，實現了小型化，可廣泛應用于衛星、雷達、移動通信等領域中[4-6]。

1 電路設計與仿真

1.1 指標要求

(1) 工作頻率：5～5.8 GHz；

(2) 飽和輸出功率：>47 dBm；

(3) 功率附加效率：55%（平均）；

(4) 功率增益：>24 dB；

(5) 功率平坦度：<±0.5 dB；

(6) 工藝制程：0.25 μm GaN HEMT。

1.2 功率預算

對于高效率設計，合理的功率預算是重要一環。為了實現47 dBm 的功率輸出，在設計時，末級管芯需輸出48.5 dBm 的功率，以確保留有足夠的余量。末級增益的確定要兼顧效率和穩定性。較高的增益有利于功率的提升，但也會降低電路的穩定性，嚴重的情況下導致電路自激無法使用。通常在進行功率預算時先對末級增益進行經驗預估，然后進行輸入輸出匹配電路的原理圖設計。在進行原理圖設計時通過K因子判斷穩定性。當放大器的S 參數滿足式(1)條件時，放大器處于絕對穩定狀態。否則，電路存在穩定性風險，需要調整穩定性網絡，使系統達到絕對穩定狀態。本文在經過一些經驗預估和仿真之后，最終確定末級功率增益為10 dB。

在本設計中，采用已設計好的MMIC 作為前級電路的方案。這種復用已成熟設計的方法可大大減小設計風險，同時縮短開發周期。由于末級功率增益確定為10 dB，前級MMIC 需至少輸出38.5 dBm。為了留有一定余量，最終選擇飽和輸出功率為40 dBm 的MMIC電路。

1.3 管芯選擇

氮化鎵管芯的選擇要兼顧效率和功率。若管芯的柵寬過小，則無法提供足夠的功率；若柵寬過寬，則會增大晶體管的輸出電容，降低效率[7]。本文所使用的GaN管芯在28 V 漏極電壓下C 波段功率密度大約為4 W/mm。為了輸出50 W 功率，同時留有一定余量，最終決定使用16.3mm 總柵寬的管芯進行末級的設計。

對于高性能放大器的設計來說，獲得準確的晶體管模型參數至關重要。其中，如圖1 所示的晶體管的13 參數小信號模型被廣泛使用。本文采用零偏冷管法和正偏冷管法[8]進行模型參數提取。其中，在進行末級設計時，通常最關注的是模型中歸一化的Cd（s源漏電容）和Ld（漏極電感）。本文中提取結果為Cds=0.405 pF/mm，Ld=22.6 pH·mm。

圖1 HEMT 的13 參數小信號模型

1.4 匹配網絡設計

當放大器輸出端處在最佳匹配狀態時，管芯端面的輸出阻抗可等效為一個電阻Rp和電抗Xp并聯形式，輸出匹配電路將這一阻抗匹配到放大器的負載阻抗（通常為50 Ω），如圖2 所示。

圖2 管芯電流源端面輸出阻抗效為電阻Rp 和電抗Xp 并聯

輸出匹配電路是功放中最重要的部分，其特性直接影響功率放大器的性能。在進行輸出匹配電路設計時，首先確定匹配網絡的結構，然后調整諧波處理網絡，確定諧波阻抗位置，最后調整基波匹配網絡，選擇合適的基波Rp值，使功放的各項性能滿足要求。本文中功放選擇J 類的匹配結構，其原理圖見圖3，圖中R為穩定性電阻，防止功放出現自激。歸一化的基波Rp的取值為120 Ω·mm，使用T 型匹配網絡將基波阻抗匹配到50 Ω。對于高次諧波，其相對于Cds近似為短路狀態，沒有進行額外處理。

圖3 功放末級原理圖

理想無耗情況下輸出功率和漏極效率仿真結果如圖4 所示，從仿真結果來看，若輸出匹配網絡理想無耗，使用此結構的功放可在輸出48.3 dBm 的功率下實現77%的漏極效率（Drain Efficiency,DE）。

圖4 理想無耗情況下輸出功率和漏極效率仿真結果

1.5 版圖設計

在完成原理圖設計與仿真之后，需要進行版圖設計，將原理圖中的電容電感替換成版圖中的圖形。對于輸出匹配電路，主要采用氧化鋁陶瓷電路進行設計。由于制造工藝的限制，本文所使用的氧化鋁陶瓷電路僅能制造微帶線和電阻，無法制造電容，因此，電容需要采用其他襯底的陶瓷電路進行設計，與氧化鋁陶瓷電路之間通過鍵合金線連接。對于輸入匹配電路，采用砷化鎵集成無源器件（Integrated Passive Device,IPD），相比于陶瓷電路工藝，IPD 可以將各種無源器件集成在同一塊芯片上，精度較高，一致性較好。但其損耗較大，通常用于設計輸入匹配和級間匹配電路。輸出匹配電路仿真原理圖如圖5 所示。

圖5 輸出匹配電路仿真原理圖

使用Keysight 公司的ADS 軟件對輸出匹配電路進行S 參數仿真。仿真時首先對晶體管中Cds和Ld進行等效替換，添加到匹配網絡中，然后將端口1 特性阻抗設置為Rp，端口2 特性阻抗設置為50 Ω，仿真得到的S 參數結果見圖6。

圖6 輸出匹配電路S(1,1)，基波與二次、三次諧波的阻抗區域

可以看到，基波阻抗位于靠近史密斯圓圖中心的感性區域，二次和三次諧波位于靠近短路點的容性區域，放大器處于J 類狀態。由于高次諧波沒有深入圓內阻性區域，其電壓和電流是正交的，可視為諧波幾乎沒有功率進入匹配網絡，只有基波通過匹配網絡進入負載。

1.6 偏置電路設計

在射頻功放中，偏置電路負責給晶體管的柵極（或基極）與漏極（或集電極）提供直流偏置，通常采用片外的λ/4 高阻抗微帶線加扇形線或貼片電容進行設計。這種方法在射頻放大器設計中被廣泛采用，但在本設計中，其巨大的面積占用無法滿足小型化的要求。此外，負責偏置的微帶線為整個功放提供供電電流，其直流電流較大，在本文中供電電流最高可達5 A，過長的微帶線帶來的直流電阻會顯著降低功放效率。本文中輸出匹配電路借助其中的金線電感進行漏極直流偏置，此電感連接到50 pF 的陶瓷電容進行一次退耦，再通過載片上的1 000 pF 電容進一步短路掉射頻分量，阻止其耦合到前級電路。對于輸入匹配電路，由于柵極幾乎不產生電流，采用高阻供電的方式進行偏置。采用這種偏置方法既有效地節省了面積，又降低匹配電路的損耗。

1.7 整體性能仿真

此功率放大器前級采用MMIC，該電路已有測試數據，因此只需要對末級功放進行仿真，就可以推算出整個功放的性能。使用ADS 軟件對末級功放進行諧波平衡（Harmonic Balance,HB）仿真，仿真時輸入功率38 dBm，得到功率效率曲線如如圖7 所示?？梢钥吹?，功放在38 dBm 輸入時平均輸出功率為48.4 dBm，平均漏極效率為70%。前級MMIC 功放在輸出38 dBm 時測得漏極電流為0.5 A，將其補償到功放總電流后，功放的整體漏極效率為62%。

圖7 輸出功率和漏極效率版圖仿真結果

2 芯片測試

采用芯片貼裝、共晶焊接、金線鍵合等微組裝工藝對芯片進行裝配，如圖8 所示，裝配完成后對芯片進行調試與測試。通過反復調整金絲高度、芯片上預留的開路塊，以及在陶瓷電路上微帶彎曲的位置打金線等方式對芯片進行調試，使其性能達到最優。

圖8 芯片照片

芯片測試是在漏極電壓28 V，柵極電壓-2.9 V 條件下進行的，采用頻率1 kHz，占空比10%的脈沖工作模式。由于本設計采用的是耗盡型的HEMT，在零柵壓下晶體管溝道是導通的，因此柵極和漏極的上電順序要嚴格遵循先柵后漏的原則，防止器件在零柵壓下產生大電流被燒毀。測試時對輸入功率由小到大進行掃描，得到功放在飽和狀態下的功率曲線和效率曲線。

2.1 末級性能測試

末級性能的測試項主要包括末級的飽和功率和在飽和功率輸出時的漏極效率。測試時需測量輸出功率和末級管芯的漏極電流，同時計算放大器末級的漏極效率。相較于整體性能測試，由于排除了前級電路的影響，末級的性能測試能夠更準確地分析判斷放大器的工作狀態。因此，此放大器調試的前期大多采用末級測試的方法。調試的結果如圖9 所示?？梢钥吹?，在頻帶內，其平均輸出功率為47.8 dBm，平均漏極效率為66%，最高點達到67%。測試結果頻帶內曲線趨勢與仿真結果基本一致。

圖9 功放末級輸出功率和漏極效率實測結果

2.2 整體性能測試

整體性能測試方法與單末級性能測試相似，區別在于，考慮到前級電路對放大器性能的影響，整體性能測試時漏極電流需測量放大器總漏極供電電流。相較于末級性能測試，由于考慮到前級電路的影響，整體性能測試的結果為功放的真實性能。因此在調試的后期，會采用整體性能測試得出放大器的整體性能。測試結果表明，此放大器在輸入功率23 dBm 可以輸出48 dBm 功率，功率增益25 dB，同時還可以達到55%的功率附加效率和優于0.4 dB 的功率平坦度。此測試結果與仿真結果基本相符，由于輻射、互耦、失配等非理想因素影響，測試結果與仿真結果有一些偏差，主要體現在功率和效率的退化。在設計時已為考慮到這一點并留有一些余量，此偏差在可接受范圍內，滿足指標要求。

表1 列出了同類成果的性能指標，從功率、效率、增益等綜合性能來看，本文設計的功率放大器具有一定的先進性。

表1 同類研究成果性能比較

3 結論

本文設計并實現了一款C 波段50 W 內匹配功率放大器。采用J 類的匹配網絡結構，實現了高效率。同時采用緊湊的版圖布局，使電路在保證高性能的同時實現了小型化。由于受測試條件所限，本文中功放調試時金線只能采用手動打線的方式，其實測效率比仿真低4%。若使用自動化設備進行裝配和打線，其一致性和精度會大大提高，性能有望進一步提升。