高速LVDS收發器的設計及硬件實現

陳 權，章堅武

(杭州電子科技大學通信工程學院，浙江杭州310018)

0 引言

在被稱為信息化時代的今天，數據傳送量越來越大，傳輸速度也越來越快;另外，隨著電子產品便攜式的發展，低功耗也成為了一個突出要求［1］。由于低電壓差分信號(Low-Voltage Differential Signaling，LVDS)傳輸技術可以支持較高的數據傳輸速率，而且功耗遠比同類技術低，因此漸漸成為廠商普遍采用的差分接口標準［2］。本文提出了一種在5類雙絞線上高速傳輸LVDS信號的設計與硬件實現方案。設計實現了在100m的5類雙絞線上傳送144Mbps傳輸速率，完成了LVDS發送器和接收器的設計。在發送器端，把FPGA(XC3S50AN)產生的144Mbps的LVDS信號以及72M頻率的LVDS時鐘信號(同步時鐘)送至驅動器芯片clc001處以提高信號的驅動能力，然后通過5類雙絞線發送出去;在接收器端，把5類雙絞線上接收的信號通過均衡器芯片clc012做均衡補償，再把補償后的信號送至FPGA做接收。整個設計已經制板實現，采用1.2V/3.3V/5V的供電電壓，能夠達到在5類雙絞線上144Mbps的數據傳輸率。

1 總體方案設計

1.1 硬件平臺設計

本方案實現LVDS發送器和接收器的設計，采用FPGA和LVDS芯片作為主要芯片，達到遠距離高速數據傳輸的要求。該系統設計要求在144Mb/s速度下傳輸數據，其傳輸距離為100m，因此該設計主要解決的問題是延長傳輸距離。通常串行電纜傳輸系統采用同軸電纜或者雙絞線，但無論采用什么類的電纜，信號在傳輸過程中都會產生大幅度的衰減，衰減程度與數據傳輸率以及電纜長度有關。由電纜傳輸LVDS信號同樣也會產生衰減情況，因此信號只能傳輸較短的距離(一般只有幾米)。為達到百米雙絞線傳輸數據的目的，在傳輸鏈路中必須添加驅動器芯片和均衡器芯片，以增強信號的完整性［3］。

本設計方案的數據傳輸由2路數據信號和一路時鐘信號組成，通過兩路數據信號傳輸數據，每路72Mb/s，同時傳輸時鐘信號使得接收端和發送端時鐘同步。由于驅動器芯片clc001和均衡器芯片clc012均為單路差分輸入和單路差分輸出，因此需要用到3片clc001和3片clc012。硬件平臺設計框圖如圖1所示。

圖1 硬件平臺框圖

發送器端采用Xlinx公司的FPGA(XC3S50AN)芯片，FPGA生成速率為144Mb/s的LVDS信號，然后將LVDS信號送至驅動器芯片clc001以增強信號的驅動能力，最后通過5類雙絞線傳輸到接收器端，在此過程中芯片clc001可增強信號的驅動能力，使其能在較長電纜上無失真傳輸。

經由100m雙絞線傳送的信號會出現很強的衰減現象，在此clc012發揮了極其重要的作用。即使所用的電纜較長，例如長達300m的優質同軸電纜(Belden 8281)或長達120m的5類非屏蔽式雙絞線電纜(這樣的長度足以令所傳送的200MHz信號出現40dB的衰減)，均衡器芯片都可自動為信號損耗提供補償，恢復其原有的強度［4］。

接收端的LVDS信號經過均衡處理后送入FPGA(XC3S50AN)進行接收，并把接收到的LVDS信號轉化為單端CMOS信號。在圖1中可看到一組差分的時鐘信號通過雙絞線從發送端送至接收端，這組時鐘是同步時鐘，有了這組時鐘，在接收端可以直接通過采樣獲得數據，避免了異步數據采集程序的設計，使得verilog編程簡單化。

LVDS電路設計的關鍵是阻抗匹配問題。一般一對LVDS信號之間并聯一個100Ω的電阻來實現阻抗匹配［5］，在雙絞線連接處同樣也要設計好阻抗匹配電路，以減小信號反射。具體設計電路如圖2、3所示。

圖2 發送端clc001電路及阻抗匹配設計

圖3 接收端clc012電路及阻抗匹配設計

1.2 4B/5B 編碼

本設計方案發送數據采用4B/5B編碼方式。4B/5B編碼方案是把數據轉換成5位符號，供傳輸。這些符號保持線路的交流(AC)平衡;在傳輸中，其波形的頻譜最小。信號的直流(DC)分量變化小于額定中心點的10%。4B/5B編碼的特點是將欲發送的數據流進行分組，每4bit看成一組，然后按照4B/5B編碼規則將其轉換成相應5bit碼。5bit碼共有32種組合，但只采用其中的16種對應4bit碼的16種，其他的16種或者未用或者用作控制碼，以表示幀的開始和結束等。4B/5B編碼提高了整個系統的可靠性。4B/5B編碼表如表1所示。

表1 4B/5B編碼表

2 實驗結果

發送端由計算機通過串口輸入96位數據至FPGA，然后FPGA在這96位數據前加上24位數據頭，并將整個數據包循環發送出去;在接收端判決同步頭，如果正確，則接收同步頭后的96位數據并存入一個buffer中，然后計算機通過串口調試軟件讀取這個buffer中的數據，并與發送數據作對比，發現完全一致，達到預期目標。實驗如下:

若發送的96位數據為CF DC ED FE AF A9 C8 06 C2 AD 0F CC，接收數據如圖4所示。

圖4 接收數據

若發送的96位數據為F0 F0 F0 F0 FF FF F0 F0 F0 F0 F0 F0，接收數據如圖5所示。

圖5 接收數據

由以上實驗可得接收數據完全正確。經過多次實驗，驗證方案可行，能夠很好地滿足應用要求。本設計方案用于CDMA2000高層室內覆蓋系統的實現。

3 結束語

本文設計并實現了一種基于5類雙絞線遠距離高速數據傳輸的LVDS收發模塊，在傳輸距離為100m，傳輸介質為5類非屏蔽雙絞線的條件下，實現了144Mb/s的數據傳輸，性能可靠穩定。

［1］ 黃曉敏，沈緒榜.LVDS驅動器電路設計及硬件實現［D］.武漢:華中科技大學，2004.

［2］ 王建軍，李少青，歐陽干.一種高速LVDS收發器的設計與實現［J］.計算機工程與工藝學術年會，2007，(10):227－230.

［3］ 雷建武.高速LVDSI/O接口電路的全定制設計與實現［D］.長沙:國防科技技術大學，2006.

［4］ Davor Glisic.數百Mbps@數百米擴展LVDS的傳輸距離［J］.電子產品世界，2004，(21):123－124.

［5］ 謝詹奇.高速LVDS收發器的研究與設計［D］.上海:上海交通大學，2008.