應變硅技術在納米CMOS中的應用

劉國柱，姚 飛，王樹杰，林 麗

（1.中國電子科技集團公司第58研究所，江蘇 無錫 214035；2. 南通航運職業技術學院船舶與海洋工程系，江蘇 南通 226026）

應變硅技術在納米CMOS中的應用

劉國柱1，姚 飛1，王樹杰2，林 麗1

（1.中國電子科技集團公司第58研究所，江蘇 無錫 214035；2. 南通航運職業技術學院船舶與海洋工程系，江蘇 南通 226026）

應變硅技術具有遷移率高、能帶結構可調的優點，且與傳統的體硅工藝相兼容，在CMOS工藝中得到廣泛地應用，尤其是MOS器件的尺寸進入納米節點。文章綜述了應變硅技術對載流子遷移率影響的機理，并從全局應變和局部應變兩個方面介紹了應變硅在CMOS器件中的應用。同時，將多種應變硅技術整合在一起提升MOS器件的性能是未來發展的趨勢。

應變硅；CMOS；全局應變；局部應變

1 引言

隨著微納技術的發展，CMOS工藝已經進入了（超）深亞微米階段，晶體管的特征尺寸已達納米級。SiO2作為柵介質，厚度已降低到物理極限（約1nm），使MOSFET性能惡化，如關態漏電、功耗密度增大、遷移率退化、短溝道效應、熱載流子效應等。因此，通過等比例縮小的方法提高當前主流硅CMOS器件的性能，受到越來越多物理、工藝的限制。為了使集成度繼續延續摩爾定律的發展速度，必須開發與硅工藝兼容的新材料、新結構和新性質，如SOI技術、應變工程技術（strained engineering）、淺結工程技術（shallow junction engineering）、低接觸電阻及多層內連技術（multilayer interconnect）等。

近年來，與硅工藝相兼容的應變硅技術在MOS器件中表現出了獨到的優勢而備受關注。高質量的應變硅的生長可以把應變工程和帶隙工程引入成熟的硅工藝中。在MOS器件的溝道中引入應變，不僅可以提高載流子的遷移率，且有助于抑制DIBL效應。據報道，同尺寸的應變硅與體硅MOSFET相比，功耗減小1/3、速度提高30%、特征頻率提高50%以上、功耗延遲積僅為后者的1/5～1/6、器件的封裝密度提高50%。因此，應變硅技術在高速和低功耗領域有很大的應用潛力。

本文主要簡述了應變硅技術對載流子遷移率影響的機理，同時從全局應變和局部應變兩個方面綜述了其應用，并簡述了各自在MOS工藝中應用的優缺點。

2 應變對載流子遷移率的影響

在MOS器件的溝道中引入應變可以提高載流子的遷移率，其主要原因來源于兩方面：載流子有效質量的降低和能谷間聲子散射率的降低[1,20,25,26]。在室溫的條件下，與體硅相比，應變硅中的電子遷移率增加約60%～95%[3,4]，空穴遷移率增加約30%[3]。公式（1）描述了遷移率（μ）與散射率（1/τ）、載流子的有效質量（m*）之間的關系[1]。

2.1 電子遷移率的影響

硅的導帶由于應力的作用，使得其能級的分裂，由六重簡并能谷分裂為兩組：兩個降低的能谷沿與界面垂直的軸向Δ2；四個抬高的能谷沿與界面平行的軸向Δ4，如圖1所示。低能谷與高能谷之間的能級差的經驗值為0.67xeV（其中x是指Ge的摩爾數）。大多數反型層電子占據兩個低能谷，在于界面平行方向輸運，具有較低的導帶有效質量，導致低場遷移率增大。谷間聲子散射率因能谷分裂而降低。由于初末態之間的能差增大，在非等能谷之間的散射率降低[1,2,22,25]。

圖1 雙軸張應力誘導導帶能級分裂[1]

如在弛豫SiGe層上外延頂層Si，在頂層Si的厚度小于臨界厚度時，硅原子與弛豫SiGe晶格常數達到匹配，則頂層中的硅原子收拉伸作用，在in-plane方向形成了雙軸應變。該結構的應變硅的導帶和價帶均有加大的突變量，電子勢阱和空穴勢阱處在不同的層中，導帶突變量處于應變硅中，價帶突變量集中于SiGe層，形成Ⅱ型量子阱，如圖2所示。Ⅱ型量子阱由于導帶和價帶的能帶突變量都比較大，電子和空穴的遷移率都有所增強，因而應變Si/SiGe在CMOS工藝中既可做N型也可做P型器件。

圖2 在弛豫Si0.7Ge0.3層上生長雙軸應變硅層的能結構圖

2.2 空穴遷移率的影響

硅的價帶因應力的作用，引起價帶結構的畸變使得有效空穴質量降低，同時，因布里淵區中心的重空穴帶與輕空穴帶分離降低了帶間散射[2,22,25]，如圖3、圖4所示。價帶頂輕重空穴帶在Г點的能量分裂值可用下式近似表示[2]：

其中x是弛豫Si/Ge中的鍺的摩爾分數。

減小平面內電導有效質量或增加平面外電導有效質量可增強載流子遷移率。當電場增加時，即應變引起能帶的卷曲，使得單軸壓應變引起的輕空穴帶平面外電導有效質量高于重空穴的，進而單軸壓應變比雙軸的伸張應變更易提高空穴的遷移率[22,25,26]。

如Si1-xGex薄膜淀積在Si襯底上，薄膜在平行于襯底方向受到壓應力。此時電子勢阱和空穴勢阱都處在Si1-xGex層中，這種能帶稱之為I型量子阱，如圖5所示。Si1-xGex薄膜的價帶突變量明顯，與之相比導帶突變量非常小，因此該結構適用于PMOSFET。

圖3 體硅價帶示意圖[2]

圖4 應變 Si1-xGex價帶示意圖[2]

圖5 在弛豫硅層上生長單軸應變Si0.7Ge0.3層的能結構圖

3 應變硅技術的發展

應變硅應用到MOS器件中，首要條件是應變硅材料的性能要達到器件級的標準，如表面粗糙度（RMS）、缺陷（defect density）和位錯密度（TD）等。因此如何獲得高質量的應變硅材料一直是研究的熱點。應變硅技術主要包括兩方面：

（1）全局應變，指在整個圓片都生長應變硅層，不同的溝道位置具有相同的應力大小和方向，通過引入壓應力（compressive strain）或伸張應力（tensile strain），提高載流子的遷移率；

（2）局部應變，通過一定的技術僅在溝道處引入應力的方法。前者是虛擬襯底誘生雙軸應變，即在MOS器件的溝道兩個方向均存在應變；后者是在MOS器件的工藝制程中誘生的單軸應變。應變技術在MOS器件中的應用情況詳見表1。

表1 全局應變與局部應變技術在MOSFET中的應用情況統計[18,24～30]

3.1 全局應變

全局應變是利用材料晶格常數的差異產生的應變。Ge比Si的晶格常數大4.2%，當在Si/Ge弛豫層上外延一層硅時，硅的晶格將受四方畸變，在生長平面內誘生了雙軸張應變，在垂直平面上誘生了壓應變的薄單晶硅，如圖6、圖7所示。其外延層的厚度需要小于臨界厚度，當外延層的厚度超過臨界厚度時，應變所產生的能量將被消耗在與應變誘生層和襯底的匹配中，這時產生了大量的缺陷，尤其是位錯會進一步降低應變的程度，從而使得載流子的遷移率降低。

應變弛豫緩沖層結構（Strained Relaxed Buffer，SRB）、絕緣層上的SiGe（SiGe On Insulator，SGOI）、絕緣層上應變硅（Strained Si On Insulator，SSOI）都屬于全局應變。

3.1.1 應變弛豫緩沖層結構（SRB）

圖6 應變Si/SiGe的形成

圖7 在MOS器件溝道中應用示意圖

應變弛豫緩沖層結構是在硅襯底上按一定的方法生長應變弛豫的SiGe緩沖層，然后在上面生長硅帽層，Si/SiGe界面的晶格常數匹配時，硅原子受到拉伸，形成了雙軸張應變。為了獲得高質量的雙軸應變硅，則需要優質的器件級的弛豫（relaxed layer）SiGe層作為虛擬襯底（Virtual substrate）。生長低RMS、低TD、高弛豫度（relaxation degree）、薄的弛豫層SiGe的方法主要有三種：漸變的Si1-yGey緩沖層技術（the grading SiGe buffer layer technique）、離子注入技術（ion implantation technology.）、低溫硅技術（low temperature Si（LT-Si）technology）[5～15]。其中， 漸變的Si1-yGey緩沖層技術是最為常見的一種制備質量較高的SiGe虛擬襯底的方法，但外延層的厚度較厚，致使在MOS器件中的自加熱效應較為突出[15,16]。離子注入技術可以獲得高弛豫度、超薄的SiGe虛擬襯底，但因注入損傷引起SiGe層中的缺陷、位錯密度、粗糙度較高，不易于制備質量高的弛豫層[16]。低溫硅技術是制備高質量、超薄SiGe的虛擬襯底的選擇，但應變的弛豫度（the degree of strain relaxation ）受到膜層厚度的限制[15、17]。如果在應變硅層與弛豫層之間增加一層應變的緩變Si1-yGey緩沖層（其中，緩沖層中Ge的摩爾分數是梯度性變化的），以分擔Si/SiGe異質結不匹配產生的應力，這個緩沖層也可以避免Si/SiGe界面的空穴限越問題[18]。

3.1.2 絕緣層上應變硅（SSOI）

將SOI技術與應變硅技術結合可以組合成多種復合結構，如SGOI、SSOI等。與體硅MOSFET相比，有如下的特點：

（1）應變硅的高遷移率和低摻雜濃度；

（2）低結電容；

（3）抑制短溝道效應；

（4）雜質浮動統計變化減??；

（5）與SOI器件相似的簡單的絕緣和阱隔離。

其制備方法有：含Ge溶縮、融熔固化、晶圓鍵合與智能剝離等[21～23]。

全局應變硅技術存在的問題是SiGe襯底中Ge在熱處理過程中外擴到應變硅層，同時，降低了應變度。而Ge到柵氧界面時，表面的缺陷濃度會大大增加，從而降低了MOS管的性能和可靠性。目前也有一種應變硅技術就是全晶片無Ge應變硅，S. Christiansen等采用鍵合技術制備了SSOI，如圖8所示，首先在SiGe緩沖虛擬襯底上外延生長應變硅層，應變硅部分被熱氧化，將另外一部分氧化層作為硅襯底，通過鍵合SiO2層，同時生長應變硅的SiGe緩沖虛擬襯底和初始Si襯底與應變硅玻璃，而中間的氧化層則成為絕緣硅的埋層[21,24]。

圖8 采用Bonding技術制備SSOI示意圖

3.2 局部應變

局部應變又稱為工藝誘生應變，將部分工藝誘生的應變施加于MOS溝道處，提高MOS器件的性能。局部應變是單一方向的應變，即單軸應變。局部應變硅器件與MOS工藝相兼容，且工藝成本低、工藝簡單。局部應變在MOS工藝中的應用主要有：源漏硅鍺埋層[28]、應力帽層法[19]、淺槽隔離、金屬硅化反應、應力記憶技術[18]等，其結構原理如圖8所示。

3.2.1 源漏硅鍺埋層（S/D Embeded SiGe-S/D eSiGe）技術

在硅襯底的S/D區域刻蝕凹槽，并在該區域外延SiGe層，利用SiGe與Si的晶格失配，提高硅的溝道區壓應力，從而有助于提高空穴的遷移率，可以提升PMOS性能，但該工藝僅適用于短溝道器件。若在S/D區外延SiC層，因碳的晶格常數（0.356nm）遠小于硅（0.5431nm），易對溝道區產生張應力，因此可以調節NMOS溝道區域的應力。C的原子含量在1%左右，70nm NMOS器件性能可以增加約35%[25,26]。

3.2.2 接觸刻蝕停止層（Contact etch-stop liners-CESL）技術

接觸刻蝕停止層技術是通過PECVD壓應力的Si3N4和Thermal CVD張應力的Si3N4分別淀積在PMOS和NMOS的柵上調整溝道區域的應力。溝道應力的大小取決于Si3N4膜層的厚度。如應用較為廣泛的DSL（Dual stress liner），2004年IBM[27]首次采用了DSL在45nm CMOS工藝技術，2.0Gpa張應力與2.5Gpa壓應力Si3N4分別應用于NMOS與PMOS，誘導溝道產生應力1.0Gpa，使得NMOS、PMOS驅動電流分別提高了11%、20%。2008年Intel[30]在32nm MOS工藝中采用了高K金屬柵極與第四代應變硅技術，NMOS與PMOS分別采用了2GPa的張應力與3.5GPa的壓應力Si3N4膜淀積在柵上，同時，PMOS的S/D區域采用eSiGe（Ge%=30%）結構，溝道獲得了1.2GPa～1.5GPa的應力，NMOS與PMOS的飽和驅動電流分別達到了1.55mA/μm、1.21mA/μm。

3.2.3 應力記憶技術（Stress Memoriation Technique-SMT）

SMT與CESL技術類似，但其中的柵、S/D區域上的帽層Si3N4是犧牲層，進行雜質退火后取出Si3N4，依靠殘余應力（即應力記憶功能）提高器件的性能，該項技術主要應用于NMOS。

4 結論

總之， 應變硅具有遷移率高、能帶結構可調的優點，且與傳統的體硅工藝相兼容，已經被廣泛地應用于90nm、65nm、45nm、32nm高速/高性能的集成電路工藝中。同時，應變硅技術與高K金屬極柵工藝結合將是下一個技術節點（22nm、16nm）較佳的選擇。因單一的應變硅技術提高載流子遷移率有限，載流子的速度已達飽和，采用單一的應變硅技術很難滿足器件性能提升的要求。目前，將兩種及兩種以上的應變硅技術整合在CMOS工藝的過程中將是未來應變硅技術發展的一個重要方向，如CESL+S/D eSiGe、CESL+SMT+STI等。因此，應變硅是一種具有前景的新技術，必將成為高速、射頻器件等首選的高遷移率材料。

［1］Rim K.Fabrication and Analysis of Deep Submicron Strained-Si N-MOSFET’s[J]. IEEE TRANSACTIONS ON ELECTRON DEVICES, 2000, 47（7）∶1406.

［2］Deepak K. N, et al. Low-f i eld hole mobility of strained Si on（100）Si1-xGexsubstrate[J]. Appl. Phys. Lett.,1994,64（19）∶2514.

［3］Muhammad N.,et al. A Design Evaluation of Strained Si-SiGe on Insulator（SSOI）Based Sub-50nm nMOSFETs[J]. JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, 2005, 5（2）∶136.

［4］Lee S. W.,et al. Growth of strained Si on high-quality relaxed Si1?xGexwith an intermediate Si1?yCylayer[J]. J.Vac. Sci. Technol. A, 2005, 23（4）∶1141.

［5］Xie Y H., et al. Fabrication of relaxed GeSi buffer layers on Si（100）with low threading dislocation density[J].Mater Sci Eng, 1992, 14（3）∶ 332.

［6］Liu J L., et al. A surfactant-mediated relaxed Si0.5Ge0.5graded layer with a very low threading dislocation density and smooth surface[J]. Appl Phys Lett, 1999, 75（11）∶1586.

［7］Buca D., et al. SiCion implantation for strain relaxation of pseudomorphic Si1-xG ex/Si（100）heterostructures[J]. J Appl Phys, 2009, 105（11）∶114905.

［8］Sawano K.,et al. Fabrication of high quality SiGe relaxed thin layers by ion implantation technique with Ar, Si and Ge ions[J]. Thin Solid Films, 2008, 517（1）∶ 87.

［9］Trinkaus H.,et al. Strain relaxation mechanism for hydrogen-implanted Si1-xG ex/Si（100）heterostructures[J]. Appl Phys Lett, 2000, 76（24）∶3552.

［10］Kasper E., et al. New virtual substrate concept for vertical MOS transistors[J]. Thin Solid Films, 1998, 336（1/2）∶ 319.

［11］Yang H, Fan Y. Effect of Si intermediate layer on high relaxed SiGe layer grown using low temperature Si buffer[J]. Chinese Journal of Semiconductors, 2006, 27∶144.

［12］Luo Y H.,et al. High-quality strain-relaxed SiGe fi lms grown with low temperature Si buffer[J]. J Appl Phys,2001, 89（12）∶ 8279.

［13］Chen H.,et al. Low-temperature buffer layer for growth of a low-dislocation-density SiGe layer on Si by molecular-beam epitaxy[J]. J Appl Phys, 1996, 79（2）∶1167.

［14］Linder K K.,et al. Reduction of dislocation density in mismatched SiGe/Si using a low-temperature Si buffer layer[J]. Appl Phys Lett, 1997, 70（24）∶ 3224.

［15］Yang H d.,et al.Growth of strained-Si material using low-temperature Si combined with ion implantation technology[J]. J. Semicond. 2010, 31（6）∶ 063001-4.

［16］Jenkins K A, Rim K. Measurement of the effect of selfheating in strained-silicon MOSFETs[J]. IEEE Electron Device Lett, 2002, 23（6）∶ 360.

［17］Peng C S., et al. Strain relaxation of GeSi alloy with low dislocation density grown on low-temperature Si buffers[J]. J Cryst Growth, 1999, 201∶ 530.

［18］Chih-Cheng L.,et al. Strained Silicon Technology∶Mobility Enhancement and Improved Short Channel Effect Performance by Stress Memorization Technique on nFET Devices[J]. Journal of The Electrochemical Society, 2010, 157（5）∶H497.

［19］Mohan V. D.,et al.Modeling Advanced FET Technology in a Compact Model[J]. IEEE TRANSACTIONS ON ELECTRON DEVICES, 2006, 53（9）∶1971.

［20］Tony A.,et al. Engineering strained silicon-looking back and into the future[J]. IEEE POTENTIALS, 2006,31.

［21］Taraschi G., et al. Strained Si, SiGe, and Ge oninsulator∶ review of wafer bonding fabrication techniques[J]. Solid-State Electronics,2004, 48∶1297.

［22］Lee et al. Strained Si, SiGe, and Ge channels for highmobility metal oxide semiconductor field-effect transistors[J]. J. Appl. Phys. 97, 2005, 011101∶1.

［23］Gamiz .,et al. Electron transport in strained Si inversion layers grown on SiGe-on-insulator substrates[J]. J. Appl.Phys., 2002 , 92（1）∶288.

［24］Christiansen S.H., et al. Strained silicon on insulator（SSOI）by waferbonding[J]. Materials Science in Semiconductor Processing, 2005,8∶197.

［25］Viktor S.. Strain induced effect in adwanced MOSFETs.2011,5.

［26］Maiti C.K., et al. Strained-si heterostructure fi eld effect devices[J]. Taylor & Francis,2007,295.

［27］Yang H.S., et al. Dual stress liner for high performance sub-45nm gate length SOI CMOS manufacturing[J].IEEE IEDM Tech. Dig., 2004,1075.

［28］Ghani T., et al. A 90nm high volume Manufacturing Logic Technology eaturing Novel 45nm Gate Length Strained Silicon CMOS Transistors[J]. IEEE IEDM Tech.Dig., 2003,978.

［29］Wang J. P., et al. Device Enhancement Using Process-Strained-Si for sub-100nm Nmosfet[J]. IEEE TRANSACTIONS ON ELECTRON DEVICES, 2006，53（5）∶1276.

［30］Packan P., et al. High performance 32nm logic technology featuring 2ndgeneration high-K+metal gate transisters[J]. IEEE IEDM ,2009.

The Application of Strained Silicon in the Nano CMOS Technics

LIU Guo-zhu1, YAO Fei1, WANG Shu-jie2, LIN Li1
（1.China Electronics Technology Group Corporation No.58Research Institute,Wuxi214035,China;2.Nantong Shipping College,Shipping and Ocean Engineering Depantmnet,Nantong226026,China）

Strained silicon technology, which provided with merits of high mobility, modif i able band-gap,compatible with conventional sub-silicon technics, was widely used in CMOS technics, and especially in the nano-meter node CMOS devices. In this text, the principle of carrier mobility ,which influenced by strain,was simply summarized, and the application of Global strain and Local strain in the nano CMOS technics was introduced. Meanwhile,multi-strain technics would become the trend of improvement of the nano CMOS devices’ performance in the future.

strained silicon; CMOS; global strain; local strain

TP702

A

1681-1070（2012）01-0031-06

2011-10-11

劉國柱（1980—），男，江蘇鹽城人，碩士研究生，工程師，現在中國電子科技集團公司第58研究所從事氧化擴散工藝研發工作，主要研究方向為電子材料及器件。